基于ISE設計提供低功耗FPGA解決方案

從Xilinx公司推出FPGA二十多年來(lái)，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現數字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應商及其客戶(hù)關(guān)注的問(wèn)題。

降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設備等新興市場(chǎng)之門(mén)的關(guān)鍵。

Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗。本文說(shuō)明如何應用計算機輔助設計(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。

CMOS電路中的功耗由靜態(tài)(漏電)功耗和動(dòng)態(tài)功耗兩部分組成。動(dòng)態(tài)功耗是由電路信號上的瞬變所致，由下式?jīng)Q定：

式中Ci表示信號i的電容;fi為開(kāi)關(guān)率，表示信號i上的瞬變率;V是電源電壓。

靜態(tài)功耗是電路在靜止、空閑狀態(tài)下的功耗。工藝尺寸縮小(如65納米工藝)意味著(zhù)更低的電源電壓和更小的晶體管尺寸，致使導線(xiàn)長(cháng)度縮短、電容量減小以及總動(dòng)態(tài)功耗降低。較小的工藝幾何尺寸還意味著(zhù)較短的晶體管溝道和較薄的柵極氧化層，致使靜態(tài)功耗隨著(zhù)工藝尺寸縮小而增加。

FPGA的功耗

對于實(shí)現給定的邏輯電路而言，FPGA的可編程性和靈活性使其功耗效率比定制ASIC要低。FPGA的配置電路和配置存儲器要占用硅片面積，致使導線(xiàn)延長(cháng)和互連電容增加。在FPGA中，預制金屬導線(xiàn)段上附加的可編程布線(xiàn)開(kāi)關(guān)產(chǎn)生互連，從而加重了信號產(chǎn)生的電容性負載。

FPGA中的動(dòng)態(tài)功耗大部分消耗在可編程布線(xiàn)架構中。同理，靜態(tài)功耗與晶體管總寬度成正比。FPGA的晶體管有相當一部分是互連架構，這是造成漏電流的主要因素。因此，互連架構應該是FPGA功耗優(yōu)化的主要攻關(guān)目標。

當然，可以通過(guò)工藝技術(shù)、硬件架構或電路級修改來(lái)解決功耗問(wèn)題。例如，Virtex-5FPGA含有對角線(xiàn)互連資源，允許用較少的布線(xiàn)導體構成連接，從而減少互連電容。在晶體管級，Virex-4和Virtex-5兩種FPGA都是采用三氧化層工藝技術(shù)來(lái)抑制漏電流。根據其速度、功耗和可靠性要求，可以為每個(gè)晶體管使用三種氧化層厚度。與在標準FPGA架構中實(shí)現同樣功能相比，擴大使用DSP和處理器等硬IP模塊也可以降低功耗。

不必花費錢(qián)去更改硬件，也可以降低功耗。您可以通過(guò)新型的功率驅動(dòng)的CAD算法和設計流程(如ISE9.2i軟件中采納的算法和設計流程)來(lái)解決功耗問(wèn)題。

布局

Xilinx布局器的核心算法采用了解析(數學(xué))技術(shù)。這種算法從有重疊的初始設計布局開(kāi)始，然后使用強化抽象法從高度擁擠區去除邏輯塊，最終形成可行的無(wú)重疊布局。一旦完成解析布局，便在已布局的設計上運行交換式局部?jì)?yōu)化，以進(jìn)一步細化布局。本布局器使用的傳統成本函數按下式考慮導線(xiàn)長(cháng)度和時(shí)間：

總成本=a×w+bT

式中W和T分別是導線(xiàn)長(cháng)度成本和時(shí)間成本，a和b是標量加權系數。a和b的值可以根據時(shí)間對導線(xiàn)長(cháng)度的相對優(yōu)先級設定。布局器的成本核算方案如圖1所示。

因為進(jìn)行布局時(shí)還沒(méi)有實(shí)際線(xiàn)路，所以導線(xiàn)長(cháng)度成本是依據導線(xiàn)長(cháng)度估算。同理，時(shí)間成本是依據用戶(hù)提供的限制條件和連接延遲的估算值。為了優(yōu)化功耗，我們用為成本函數增加功耗成分的方法擴展了解析布局和局部?jì)?yōu)化，如圖1右側所示。修改后的成本函數如下：

總成本=a×W+b×T+c×Pdynamic

式中Pdynamic是估算的動(dòng)態(tài)功耗，c是標量加權系數?？梢詮姆抡嬷刑崛⌒盘栭_(kāi)關(guān)率數據，然后將其提供給工具。反之，如果不提供任何開(kāi)關(guān)率數據，則工具根據邏輯功能為初始輸入，為后續輸出假定一個(gè)默認的開(kāi)關(guān)率，并且將開(kāi)關(guān)率推廣到其余信號。為了獲得最佳結果，需要有用戶(hù)提供的開(kāi)關(guān)率數據。

在布局過(guò)程中，信號的電容是未知的，因此必須估算。根據布局過(guò)程中已有的信號參數，我們建立一個(gè)電容估算經(jīng)驗模型：

式中f是普通數學(xué)函數;Ci是信號i的電容;FO是信號i的扇出數;XSi和Ysi分別是布局中信號i的X跨度和Y跨度。這些參數與架構無(wú)關(guān)，并且在布局過(guò)程中已經(jīng)具備。

為建立此模型，我們提取了從Xilinx客戶(hù)那里收集的一組設計中每個(gè)信號的電容、扇出數、X跨度和Y跨度。然后，我們用最小平方回歸分析法，將電容整理成模型參數的一個(gè)二次函數。就各種設計平均而言，該解析公式的誤差為30%。