基于ISE設計提供低功耗FPGA解決方案

布線(xiàn)

一旦將邏輯塊分配到FPGA上的物理位置，我們就必須為各塊之間的連接進(jìn)行布線(xiàn)。布線(xiàn)器采用一種協(xié)商擁擠布線(xiàn)算法，該算法在初始迭代中允許信號間短路。在后續迭代中，對短路的產(chǎn)生逐漸加大處罰，直到僅剩一個(gè)信號使用布線(xiàn)導體。對時(shí)間關(guān)鍵型連接布線(xiàn)的方式，應盡量縮短其延遲，這涉及密集型的RC延時(shí)計算。不過(guò)，大多數連接并非時(shí)間關(guān)鍵型。 在功耗監控型布線(xiàn)器中，我們選擇優(yōu)化這類(lèi)非關(guān)鍵型連接的電容。為達到這一目的，我們針對非時(shí)間關(guān)鍵型連接修改了布線(xiàn)器的成本函數，以便考慮電容，這與上述根據其他因素(如估算的延遲或不足)的方法截然相反。

該布線(xiàn)圖中的每個(gè)節點(diǎn)表示一個(gè)布線(xiàn)導體或邏輯塊引腳，每條邊線(xiàn)表示一個(gè)可編程布線(xiàn)開(kāi)關(guān)。布線(xiàn)器必須在源引腳和目標引腳之間選擇一條路徑。圖中各節點(diǎn)內部所示為該節點(diǎn)的原始成本和電容成本。若要盡量降低原始成本，源引腳和目標引腳之間的布線(xiàn)就應采納藍色路徑。然而，在功耗監控型流程中，布線(xiàn)器會(huì )使用綠色路徑，因為這條路徑的總體電容較低。

功耗監控型布局與布線(xiàn)的結果

我們使用傳統布局布線(xiàn)流程和上述功耗型流程兩種方法，對一組工業(yè)設計進(jìn)行了布局布線(xiàn)。這些設計的初始輸入附加一個(gè)基于線(xiàn)性反饋移位寄存器(LFSR-based)的偽隨機矢量生成器，從而增加了內置的自動(dòng)輸入矢量生成功能。這樣，無(wú)需大量使用外部波形就能完成動(dòng)態(tài)功耗的板級測量。

我們把這些工業(yè)設計映射到了Spartan-3、Viitex-4和Viltex-5器件中。結果顯示，動(dòng)態(tài)功耗降低率對于Spartan-3FPGA達14%，對于Virtex_4FPGA達11%，對于Virtex-5FPGA達12%。就所有設計平均而言，動(dòng)態(tài)功耗降低率對于Spartan-3FPGA為12%，對于Virtex-4FPGA為5%，對于Virtex-5FPGA為7%。就所有系列平均而言，速度性能下降在3%和4%之間。我們隊為，這樣小的性能損失在注重功耗的設計中是可以接受的?？紤]到這些僅僅是軟件修改的初始結果，我們認為所取得的功耗效益是令人振奮的。

降低邏輯塊內部功耗

本文討論的布局和布線(xiàn)優(yōu)化旨在降低互連架構中的功耗。我們還設計了一種降低邏輯塊內部功耗的方法，尤其是在未使用全部查找表(LUT)時(shí)，降低LUT中的功耗。K個(gè)輸入的LUT是小存儲器，只用幾個(gè)K輸入即可實(shí)現任意邏輯功能。圖3所示為用一個(gè)假設的三輸入LUT(輸入A1、A2和A3)實(shí)現二輸入邏輯與功能的過(guò)程。多路復用器樹(shù)左側的LUTSRAM所示內容為邏輯與的真值表。

通常，未使用的輸入作為無(wú)關(guān)項處理，假設為0或1。所以，為了在圖3所示的情況下說(shuō)明這一點(diǎn)，Xilinx軟件在LUTSRAM存儲器內容的上下兩半部分中重復了該邏輯功能?？蛻?hù)設計中經(jīng)常出現未使用的LUT輸入，特別是Virtex-5設計，它的LUT有六個(gè)輸入。

為了評價(jià)在工業(yè)設計上進(jìn)行的這一優(yōu)化，我們進(jìn)行了板級功耗測量，發(fā)現動(dòng)態(tài)功耗節省了幾個(gè)百分點(diǎn)。這些結果說(shuō)明大有前途，因為可以在布線(xiàn)后進(jìn)行優(yōu)化，不會(huì )造成面積或性能損失，從這種意義上講，這種優(yōu)化是免費的。

結語(yǔ)

結果顯示，在通過(guò)Xilinx ISE設計工具降低功耗方面已經(jīng)取得長(cháng)足的進(jìn)步。在使用軟件進(jìn)一步降低功耗方面，我們認為前景一片光明。注重降低功耗的解決方案由功耗監控型CAD算法和功耗優(yōu)化器件(如Virrex-5FPGA)組成，這一成功事例令人鼓舞。低功耗軟硬件的不斷進(jìn)步將為Xilinx FPGA打開(kāi)進(jìn)入新興功耗敏感型市場(chǎng)的大門(mén)。