明導：轉向使用即插即用的分層 DFT 的好處

Mentor Graphics近日發(fā)布一份題為《轉向使用即插即用的分層 DFT 的好處》的研究報告。

一、背景

傳統的全芯片 ATPG 正日漸衰退，對于許多現有的和未來(lái)的集成芯片器件來(lái)說(shuō)，一項主要挑戰就是如何為龐大數量的設計創(chuàng )建測試圖案。對于有百萬(wàn)門(mén)甚至數億門(mén)的設計，傳統上等到設計完成再創(chuàng )建測試圖案的方法是不切實(shí)際的，產(chǎn)生所有這些圖案需要龐大的計算能力和相當多的時(shí)間。分層可測試性設計通過(guò)在區塊或內核上完成了 DFT 插入和圖案生成解決了這個(gè)問(wèn)題。這大大減少了圖案生成時(shí)間和所需的計算資源。它還能讓你在設計過(guò)程中提前完成大部分 DFT 和圖案生成，從而大幅提高可預測性并降低風(fēng)險。本文將介紹分層 DFT 流程的：插入掃描包裝器 (Wrapper)、為內核生成灰盒圖像，將內核級圖案重定向到集成芯片頂層的簡(jiǎn)單映射步驟。

二、為什么即插即用是合理的?

即插即用這種方法帶來(lái)的一個(gè)重要好處就是，在設計過(guò)程中你可以在內核層面提前完成所有工作。這降低了許多類(lèi)型的風(fēng)險，因為任何問(wèn)題都可以提前解決，讓最終芯片測試架構和結果變得更可預見(jiàn)。在內核層面做更多的測試工作還能讓各單獨的開(kāi)發(fā)團隊獨立工作，然后向做芯片集成工作的同事交付標準的 DFT 操作和測試圖案等數據。此外，一旦設計和圖案數據完成，同樣的數據可以被重新用于任何使用該內核的芯片設計。即插即用方法同樣非常靈活。如果設計出現問(wèn)題，需要進(jìn)行工程更改(ECO)，那么只需要對進(jìn)行ECO的內核重新生成測試圖案。

三、使用包裝器鏈打造獨立內核

分層和內核的即插即用方法的基本要求之一是，確保每個(gè)內核可以獨立進(jìn)行測試。DFT 工具可以從內核IO開(kāi)始，并橫穿內核邏輯直到找到第一個(gè)寄存器，然后將其包括在包裝器鏈中。這些單元由于同時(shí)執行功能性任務(wù)和測試任務(wù)，因而被稱(chēng)為共享包裝器單元。許多設計包含寄存器IO，這樣進(jìn)出內核的信號的時(shí)序能得到很好地確定。這使包裝器插入變得非常簡(jiǎn)單。

包裝器鏈同時(shí)還支持頂層IC建模和規則檢查。一旦包裝器鏈被插入，DFT 工具程序可以分析任何內核，并找出IO和包裝器鏈之間存在什么樣的邏輯。利用該邏輯，內核的部分圖像被寫(xiě)出，我們稱(chēng)之為灰盒(圖1)?；液斜挥脕?lái)驗證內核在頂層的連接是否正確(設計規則檢查)，同時(shí)也被用來(lái)創(chuàng )建各種內核之間的簡(jiǎn)單互連測試。

圖1：當掃描鏈插入內核，包裝器鏈的結構允許將內核隔離為一個(gè)完整的包裝器內核，如左圖所示。右圖顯示了一個(gè)灰盒模型，其中頂層測試只需要內核IO和包裝器鏈之間的邏輯。

圖1：當掃描鏈插入內核，包裝器鏈的結構允許將內核隔離為一個(gè)完整的包裝器內核，如左圖所示。右圖顯示了一個(gè)灰盒模型，其中頂層測試只需要內核IO和包裝器鏈之間的邏輯。

四、內核層面的模式生成

分層DFT的優(yōu)點(diǎn)是，內核DFT和 ATPG 的進(jìn)行能夠完全獨立于其他內核(圖2)。即便 IO 值未知，包裝器鏈也能使 ATPG 實(shí)現高覆蓋率。ATPG 工具只需要得到測試圖形將重定向的指示，這樣未知值就可以通過(guò)IO賦值，同時(shí)恰當的數據被存出來(lái)，這些恰當的數據包括需要在IC頂層驗證的任何時(shí)鐘或被約束引腳。

圖2：利用分層測試方法，所有區塊的 ATPG 工作可以在各內核上獨立完成。

五、將內核測試圖案重定向并整合到頂層

分層 DFT 方法可以便捷地實(shí)現頂層IC的測試圖案整合。第一步是執行一些基本的DFT設計規則檢查(DRC)。完成這一步只需要有頂層網(wǎng)表和所有內核的灰盒模型(圖3)。分層DFT方法常常使用IC 層測試訪(fǎng)問(wèn)機制(TAM)，將芯片的IO定向到需要測試的特殊區塊或區塊組。它既可以簡(jiǎn)單到只需要幾個(gè)多路復用器，也可以復雜得多。復用的內核通常有并聯(lián)廣播到所有內核的輸入信道，這樣從一套輸入信道就得到同樣的測試。我們比較建議將TAM建立在 IJTAG 的基礎上，因為IJTAG是一個(gè)非常廣泛而靈活的標準，也最適用于即插即用。

圖3：模式重定向需要獨立生成的內核測試圖案，并對其進(jìn)行重新定向，使之可以從IC層執行。這張圖顯示了被重定向并整合的三個(gè)內核測試圖案，使其并行執行。對于一個(gè)典型的 IC來(lái)講，會(huì )有一些區塊的測試圖案被整合，而另一部分區塊需要被放到另一階段進(jìn)行測試。

圖3：模式重定向需要獨立生成的內核測試圖案，并對其進(jìn)行重新定向，使之可以從IC層執行。這張圖顯示了被重定向并整合的三個(gè)內核測試圖案，使其并行執行。對于一個(gè)典型的 IC來(lái)講，會(huì )有一些區塊的測試圖案被整合，而另一部分區塊需要被放到另一階段進(jìn)行測試。

分層方法的最后一步是生成測試各內核之間互連的IC層測試圖案?；液心Ｐ驮谶@里被應用。它是設計后期的 ATPG 步驟，因為所有內核設計和 TAM 首先必須在此之前完成。

六、下一步是什么?

分層 DFT的掃描和包裝器插入、灰盒生成和測試圖案重定向等基本特性為許多設計提供了一個(gè)顯著(zhù)優(yōu)勢。但是選擇哪些模塊并行測試，哪些串行測試，使測試效率得到優(yōu)化還需要很多做很多工作。有效的頂層規劃要求一些內核測試圖案信息必須是有效的。與幫助確定最佳壓縮配置的壓縮分析的功能類(lèi)似，頂層TAM規劃在內核設計可用時(shí)更為高效。針對這個(gè)問(wèn)題正在開(kāi)發(fā)的方法之一是將IC信道帶寬動(dòng)態(tài)分配給各個(gè)內核。這樣的話(huà)，在設計TAM前就不需要知道內核測試圖案的性質(zhì)。此外，動(dòng)態(tài)分配掃描信道將減少整個(gè)測試圖案集的大小。

七、報告總結

分層DFT方法正在被許多設計所采用，它顯著(zhù)加快了 ATPG 的速度，降低了工作站的規模。這對于數億門(mén)或以上的超大規模設計來(lái)說(shuō)至關(guān)重要。分層DFT 的另一大優(yōu)點(diǎn)是它很大程度上改進(jìn)了工序，帶來(lái)了即插即用的便利。因此，只要內核設計完成，那么更多的DFT和 ATPG 工作可以在設計周期的更早階段進(jìn)行，這些都有利于降低風(fēng)險、提高可預見(jiàn)性、以及后期的 ECO。

本文作者 Ron Press

Ron Press 是明導硅測試解決方案產(chǎn)品的的技術(shù)營(yíng)銷(xiāo)經(jīng)理。他在測試和 DFT行業(yè)有著(zhù)25年的經(jīng)驗，曾多次出席全球各地的DFT和測試研討會(huì )。他出版了數十篇與測試相關(guān)的論文，是國際測試會(huì )議 (ITC) 指導委員會(huì )的成員，IEEE計算機學(xué)會(huì )的 Golden Core 成員，IEEE的高級會(huì )員。Ron擁有多項減少引腳數測試和無(wú)干擾時(shí)鐘切換的專(zhuān)利。