基于FPGA的LVDS高速差分板間接口應用

1 發(fā)送端與接收端系統設計
1．1 發(fā)送與接收系統框圖
傳輸接口原理圖如圖2。

其中clkO和clkl80兩路反相時(shí)鐘由FPGA內部的DCM模塊將板載時(shí)鐘芯片產(chǎn)生的100 MHz時(shí)鐘倍頻產(chǎn)生，時(shí)鐘可靈活配置為100、200和400 MHz從而滿(mǎn)足不同速率ADC數據流量傳輸，關(guān)于DCM的配置方法下文有詳細描述。
兩個(gè)FIFO為FPGA內部的blockRAM軟FIFO，是為了緩存來(lái)自ADC采集的數據。
傳輸控制邏輯是為了產(chǎn)生對FIFO、ODDR以及各個(gè)傳輸控制信號，其內部狀態(tài)機狀態(tài)轉換圖如圖3。

data-tx為INCMOS2．5標準的單端控制信號，由該信號控制數據的傳輸與中止；ODDR模塊的作用是將來(lái)自于兩個(gè)FIFO的兩路SDR單速率信號，轉換為一路DDR信號。其內部原理下文有專(zhuān)門(mén)介紹。
DDR同步時(shí)鐘clktx最高可由兩級DCM倍頻產(chǎn)生400MHz的數據傳輸始終，從而達到單路800 MHz的DDR數據速率。該時(shí)鐘信號通過(guò)LVDS驅動(dòng)器差分傳輸給接收端，作為接收同步時(shí)鐘。
板間接插器一共分配了24路LVDS差分傳輸通道，其中一路分配給同步時(shí)鐘clktx，剩下的23對均可作為數據傳輸用，因此可以達到800 MHz×23×1 bit=18．4 Gbit／s的接口速率。接收端原理圖如圖4。

接收端接收到由發(fā)送端傳輸來(lái)的DDR數據信號、DDR同步時(shí)鐘clktx以及數據同步信號dma一tx。
傳輸端控制邏輯根據dma tx信號使能DDR接收器IDDR以及后端的FIFO。
DDR信號經(jīng)過(guò)IDDR模塊后生成兩路普通數據信號D1out(9：0)和D2out(9：0)，經(jīng)過(guò)數據轉換模塊轉換為32位浮點(diǎn)數，供給接收FIFO。
后端的四片ADSP TS201 DSP芯片通過(guò)SDRAM接口或者64位通用總線(xiàn)訪(fǎng)問(wèn)接收FIFO，提取AD采集的浮點(diǎn)數據，完成快速測頻或者快速傅立葉變換等各種通用算法。
1．2 DDR信號產(chǎn)生電路：ODDR邏輯
DDR雙倍數據傳輸模式相較于SDR(singledma rate)在不改變時(shí)鐘信號前提下，可利用時(shí)鐘的雙沿(上升／下降沿)進(jìn)行數據采集傳輸，從而獲得接近于SDR兩倍的數據傳輸率，所以DDR技術(shù)優(yōu)勢顯而易見(jiàn)，既可以保持時(shí)鐘信號不變及電路穩定性，又可較大幅度提高數據傳輸速率。
在發(fā)送端模塊中，核心部分為ODDR模塊，該模塊的作用在于將兩路SDR的數據率信號轉換為DDR信號，分別在上升沿和下降沿進(jìn)行傳輸。
ODDR模塊由兩個(gè)專(zhuān)用DDR寄存器和一個(gè)復用器組成，兩個(gè)寄存器采用反相時(shí)鐘輸入，且復用器模塊也由時(shí)鐘驅動(dòng)如圖5(a)。

系統接收端通過(guò)IDDR模塊將DDR信號分解為兩路普通速率信號輸出，由于在本應用中傳輸的DDR信號，上升沿為一路AD采集的信號，下降沿為另外一路AD采集的信號，把數據分為虛實(shí)兩部，并且在后端DSP進(jìn)行并行處理，需要兩路SDR數據輸出具有相同的相位，采取如圖5(b)所示結構。

1．3 LVDS輸出端口配置
Xilinx的Vertex系列FPGA均在IO端口集成了LVDS收發(fā)器。要采用LVDS差分標準傳輸信號，需要對FPGA的IO端口進(jìn)行配置，從而使綜合工具在FPGA布局布線(xiàn)流程中，將INDS驅動(dòng)器結合到IO端口上。
在發(fā)送端，應在IO端口配置OBUFDS模塊(圖6)。