一種高速實(shí)時(shí)數字波束形成器的設計

2．2 實(shí)時(shí)波束形成計算
如前所述，整個(gè)實(shí)時(shí)波束形成分為兩次，首先在采集板ICS554中完成子陣波束形成，然后再到FPGA波束形成板中實(shí)現全陣的波束形成，如何保證整個(gè)計算的實(shí)時(shí)性是關(guān)鍵。
波束的形成，其實(shí)就是對A／D變換后數字信號進(jìn)行幅度和相位加權，波束的特性如波束指向、副瓣電平、主瓣寬度等完全由權值決定。權值計算主要考慮兩方面的因素，首先要對各通道進(jìn)行幅相校準，克服各通道不一致和互耦的影響，然后實(shí)現空域濾波，完成希望的波束指向。首先幅相校準，對于第i單元：

式中：δφi，△ai分別為第i通道與標準通道的相位差和幅度比值。若要實(shí)現空域濾波則需要在此基礎上增加陣因子對幅度和相位加權。

式中：φi為第i通道相位加權值；αi為幅度加權值，可以根據不同的波束性能要求(主瓣寬度、旁瓣電平、零陷位置)靈活選擇不同的幅度加權形式，得到不同的αi，權值矩陣W也會(huì )有所不同。權值更新計算由DSP處理板完成。
最初的子陣波束形成需實(shí)現四通道單元的波束形成，即對4路中頻數字I，Q兩路信號復加權求和：

式中：Iout，Qout為4通道波束形成后I，Q兩路輸出結果；ωir,ωii分別為第i單元權值的實(shí)部、虛部。由于ICS554采樣頻率比較高，而FPGA片內剩余可利用的資源比較多，在這里采用并行復乘運算，運用ISE軟件IP核設計映射出4個(gè)獨立的復乘運算單元，片內VHDL程序設計如圖4所示。

用4塊采集板ICS554獨立進(jìn)行子陣波束形成，然后將結果Iout，Qout輸出給FPGA波束形成板進(jìn)行復求和，最終得到16個(gè)天線(xiàn)單元的全陣合成波束?？紤]FPGA運算的復雜性，選用內含DSP內核的Xilinx公司的XC3SD3400A芯片，該芯片性?xún)r(jià)比非常高，內含的DSP內核XtremeDSP DSP48A運算速度可以達到250 MHz，差分I／O傳輸速率可達到622 Mb／s。要保證整個(gè)波束形成運算的實(shí)時(shí)性，主要從采集板子陣波束形成運算、數據傳輸、FPGA板全陣波束形成運算三個(gè)方面測試分析。全陣波束形成運算主要是在XC3SD3400A內做復數加法運算，加法運算最高可以到250 MHz，遠遠高于數字下變頻后數據流速度。子陣波束形成運算則是在XC2V1000內做四通道并行復乘運算和復加運算，片內復乘流水線(xiàn)、復加運算時(shí)鐘頻率可達420 MHz。實(shí)際上，子陣和全陣波束形成的運算能力都是足夠的，整個(gè)系統的主要瓶頸還是數據傳輸，數據傳輸流量大，數據傳輸I／O口位寬達8位，在數據傳輸環(huán)節，將低速多位并行數據用倍頻時(shí)鐘轉換成250 MHz高速串行數據；在接收端，使用移位寄存器實(shí)現串／并轉換就可以得到低速并行數據。仿真和實(shí)際測試也表明，能夠保證整個(gè)系統波束形成運算的實(shí)時(shí)性。

3 結 語(yǔ)
這里設計的高速實(shí)時(shí)波束形成器，改善了原DBF系統，不僅可完成測向工作，同時(shí)實(shí)現了高速數據傳輸和全陣的實(shí)時(shí)數字波束形成。系統是基于采集板ICS554搭建的，ICS554雖然是一款高性能的4通道采集板，但是它成本高，而且只提供PCI接口，沒(méi)有提供其他高性能的數據傳輸接口，當陣元數更多時(shí)其可擴展性并不強。為了達到數據傳輸能力的要求，采用了多組LVDS差分對數據進(jìn)行傳輸，雖然實(shí)現了要求的速度，但是連接電纜太多，互耦影響大、傳輸距離短。因而，后續的系統設計中，利用FPGA集成速度更快的高速串行差分RocketIO通道、光纖傳輸等技術(shù)來(lái)改善性能，提高系統可擴展性。