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高速實(shí)時(shí)數
高速實(shí)時(shí)數 文章 進(jìn)入高速實(shí)時(shí)數技術(shù)社區
基于FPGA的高速實(shí)時(shí)數據采集系統設計
- 摘要：設計的基于FPGA的高速實(shí)時(shí)數據采集系統，可控制6路模擬信號的采集和處理，FPGA中的6個(gè)FIFO對數據進(jìn)行緩存，數據總線(xiàn)傳給DSP進(jìn)行實(shí)時(shí)處理和上傳給上位機顯示。程序部分是用Verilog HDL語(yǔ)言，并利用QuartusⅡ等E
- 關(guān)鍵字： FPGA 高速實(shí)時(shí)數 采集系統
基于TLV1562的四通道高速實(shí)時(shí)數據采集系統的設計
- 本文提出了一種基于TLV1562的四通道實(shí)時(shí)數據采集處理系統的設計與實(shí)現方案，該設計以TLV1562、EP1K100和AD7533(四片)為核心器件，具有四個(gè)獨立的A／D，D／A通道，能實(shí)現10位數據采集與回放；該系統應用到雷達實(shí)時(shí)自適應噪聲對消器中，結果表明，該系統能夠滿(mǎn)足實(shí)時(shí)雷達信號對消處理要求，效果較好。
- 關(guān)鍵字： 1562 TLV 四通道 高速實(shí)時(shí)數
一種高速實(shí)時(shí)數字波束形成器的設計
- 在數字波束形成系統(DBF)中，高速數據傳輸和數字波束形成均需保證其實(shí)時(shí)性，因而它一直以來(lái)都是DBF系統的關(guān)鍵技術(shù)。在此詳細闡述采用低壓差分信號(LVDS)技術(shù)解決DBF、系統高速數據傳輸問(wèn)題，LVDS與普通的并行數據總線(xiàn)相比，既能確保數據傳輸速率，又降低了總線(xiàn)的互連復雜度；同時(shí)選擇高性能FPGA芯片，既完成多通道高速數據的復加權求和運算，又實(shí)現了全陣的實(shí)時(shí)數字波束形成運算。
- 關(guān)鍵字： 高速實(shí)時(shí)數 波束形成器
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高速實(shí)時(shí)數介紹
您好，目前還沒(méi)有人創(chuàng )建詞條高速實(shí)時(shí)數!
歡迎您創(chuàng )建該詞條，闡述對高速實(shí)時(shí)數的理解，并與今后在此搜索高速實(shí)時(shí)數的朋友們分享。 創(chuàng )建詞條
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