高速信號仿真在定位接收機設計中的應用

1 引言

　　高靈敏度衛星定位接收機主要由天線(xiàn)、射頻模塊、基帶模塊、pvt解算模塊與通信及應用模塊組成。如圖1所示。

圖1 接收機結構框圖

　　衛星信號(中心頻率為gps、galileo l1波段1575.42mhz)通過(guò)天線(xiàn)(包括低噪放)和射頻模塊接收。其中射頻模塊將內部16.368mhz的高精度tcxo時(shí)鐘經(jīng)過(guò)鎖相環(huán)96倍頻后將l1波段信號下變頻為4.092mhz模擬信號，并由該16.368mhz時(shí)鐘采樣，最后將4.092mhz的2位數字中頻信號傳給fpga模塊。為確保定位解算時(shí)間同步，同時(shí)將16.368mhz的時(shí)鐘作為fpga平臺的輸入時(shí)鐘。

　　基帶模塊fpga平臺將時(shí)鐘信號和數字信號進(jìn)行相關(guān)運算處理，然后通過(guò)高速總線(xiàn)方式傳輸給pvt解算模塊進(jìn)行位置解算，高速總線(xiàn)頻率為66mhz。

　　由于上述信號頻率較高且作為高靈敏度接收機，接收靈敏度需達到－144dbm。后端通信及應用模塊通過(guò)無(wú)線(xiàn)通信方式收到參考接收機的衛星星歷等信息數據并將該信息通過(guò)串口傳輸給pvt解算模塊，大大提高接收機的捕獲靈敏度。高速的信號如果完整性沒(méi)有處理好，將直接干擾前端射頻信號，從而大大影響整個(gè)接收機的性能。在硬件設計中重點(diǎn)考慮基帶部分高速信號傳輸線(xiàn)的反射和串擾效應，并通過(guò)pcb板的疊層設置和控制pcb線(xiàn)寬線(xiàn)距來(lái)解決產(chǎn)生的影響。

2 傳輸線(xiàn)理論分析

　　2.1 傳輸線(xiàn)阻抗

　　傳輸線(xiàn)用于將信號從一端傳輸到另一端。所有傳輸線(xiàn)都是由兩條一定長(cháng)度的導線(xiàn)組成，其中一條為信號路徑，另一條為返回路徑。高速數字電路中傳輸線(xiàn)效應主要表現為數字信號的過(guò)沖、下沖和振鈴現象。這些現象不僅會(huì )使數字信號傳輸發(fā)生錯誤，嚴重的情況還可能破壞部分芯片和降低其他功能模塊的性能。這三種現象產(chǎn)生的根本原因是由于信號沿互連線(xiàn)傳播時(shí)受到的瞬態(tài)阻抗發(fā)生變化。該類(lèi)變化的大小可以用反射系數來(lái)說(shuō)明。
反射系數式(2-1)

　　z1表示信號最初所在區域的瞬態(tài)阻抗，z2表示信號進(jìn)入區域的瞬態(tài)阻抗。由式(2-1)可知當瞬態(tài)阻抗相同時(shí)，反射系數為0；瞬態(tài)阻抗差異越大，反射信號就越大。由此可見(jiàn)，在pcb設計時(shí)只要控制好整板的傳輸線(xiàn)(即重要高速信號走線(xiàn))的阻抗，就能使信號反射盡可能地減小。

　　2.2 傳輸線(xiàn)串擾

　　串擾指有害信號從一個(gè)網(wǎng)絡(luò )轉移到相鄰網(wǎng)絡(luò )。在pcb板中，我們通常把數據總線(xiàn)或者地址總線(xiàn)平行的點(diǎn)對點(diǎn)布線(xiàn)。當這些總線(xiàn)從邏輯高到低電平切換時(shí)會(huì )產(chǎn)生串擾。通過(guò)疊加分析，串擾所產(chǎn)生的噪聲超過(guò)信號電壓擺幅的15％時(shí)，就會(huì )影響整個(gè)系統的穩定性。所以對于總線(xiàn)上其中一條線(xiàn)對另一條靜態(tài)線(xiàn)之間的可容許耦合噪聲的分析將變的及其重要。邊緣場(chǎng)是引起串擾的根本原因。減小串擾的最主要途徑就是使網(wǎng)絡(luò )間的距離足夠遠，這樣可以把它們之間的邊緣場(chǎng)減小到可接受的水平。因此，在pcb設計時(shí)，總線(xiàn)的布線(xiàn)在結構允許的范圍內將線(xiàn)寬加大可以較顯著(zhù)的減小傳輸線(xiàn)的串擾。

3 pcb板設計

　　3.1 電源、地平面分析和疊層分析

　　電路板的地平面和疊層設計將直接影響整個(gè)板子的性能。高速信號電流總是沿著(zhù)最小電感路徑前進(jìn)，返回信號電流趨向于信號導體的附近，電流密度隨著(zhù)其相互距離增加的平方而下降，因此地平面和疊層設計將會(huì )大大改善信號的串擾?？紤]整板采用10層板設計，具體設計和設置如圖2所示。對于電源層和地線(xiàn)層，全板的主電源為3.3v和1.2v，其中還有5v數字電源、3.3v模擬電源和2.5v的數字電源。

　　3.3v為單獨一層電源，另一電源層分割成1.2v和5v兩塊。3.3v模擬電源和2.5v數字電源通過(guò)走線(xiàn)層來(lái)完成。

圖2 pcb板疊層及走線(xiàn)阻抗匹配設置圖

　　3.2 信號走線(xiàn)設置分析

　　信號層考慮阻抗匹配，選用單線(xiàn)阻抗為50ω，差分線(xiàn)阻抗為100ω。通過(guò)candence allegro pcb si gxl軟件的layout cross section來(lái)設計?？紤]到機械尺寸匹配和物理承重等因素，整板厚度設計為2.1mm，并成對安排平面。該軟件能夠根據設置fr4介質(zhì)和銅箔的厚度，確定單線(xiàn)50ω阻抗和差分線(xiàn)100ω阻抗的各層走線(xiàn)寬度。

4 建模仿真

　　在確定完地平面和疊層后，就可以進(jìn)行建模和仿真。對于一個(gè)復雜的系統來(lái)說(shuō)，對所有的信號進(jìn)行仿真是不可能也是做不到的。提高系統性能的關(guān)鍵在于對某些特殊信號的仿真，做到在制板前能夠定量的了解和改善這些信號狀況，從而提高整個(gè)系統的性能。

　　接收機中的fpga采用片外sdram存儲，時(shí)鐘頻率為100mhz。sdram模塊的時(shí)鐘線(xiàn)、地址線(xiàn)和數據線(xiàn)必須做仿真。由于數字總線(xiàn)采用64位寬，因此選用4片16bit的sdram芯片。

　　首先通過(guò)網(wǎng)上下載fpga stratix2和sdram pc256_sdr的ibis文件庫，將芯片資料導入工具后建立的模型如圖3所示。其中u35為fpga芯片，u36、u37、u38和u39為sdram芯片。對應的tl1、tl2、tl3、tl4和tl5默認為pcb板上曼哈頓長(cháng)度的微帶線(xiàn)。

圖3 ibis模型線(xiàn)路圖

　　首先對時(shí)鐘線(xiàn)進(jìn)行仿真，如圖4可以看到當r206選為0歐姆電阻或者不使用匹配電阻時(shí)，此時(shí)的傳輸線(xiàn)特性阻抗為連續的50歐姆，阻抗不匹配，仿真的波形有反射且造成較大的失真。

圖4 阻抗不連續波形圖

　　根據上面提到的傳輸線(xiàn)反射理論，當傳輸線(xiàn)阻抗不發(fā)生變化時(shí)，反射系數為0，因此將電阻r206阻值改為50歐姆后得到如圖5所示。

圖5 阻抗連續波形圖

　　由此可見(jiàn)，當傳輸線(xiàn)匹配的情況下，信號完整性很好，反射幾乎為0。

5 結束語(yǔ)

　　該pcb板最終設計完成、調試通過(guò)，最終完成高靈敏度衛星導航接收機的所有功能。在工程電路設計前對整個(gè)電路的分析把握尤為關(guān)鍵，是確保能夠順利完成的重要前提。對于高速數字電路部分必須對關(guān)鍵信號進(jìn)行模擬仿真，這樣才能大大縮短產(chǎn)品的研發(fā)周期。