基于位線(xiàn)循環(huán)充電SRAM模式的自定時(shí)電路設計

引言
近些年來(lái)，隨著(zhù)集成電路制造工藝和制造技術(shù)的發(fā)展，SRAM存儲芯片在整個(gè)SoC芯片面積中所占比例越來(lái)越大，而SRAM的功耗也成為整個(gè)SoC芯片的主要部分。同時(shí)，CPU的工作頻率逐年提高，從1999年的1．2 GHz增長(cháng)到2010年的3．4 GHz。而且，這一趨勢還在進(jìn)一步加強。CPU工作頻率的增加對SRAM的工作頻率提出很高的要求。
針對以上，提出位線(xiàn)循環(huán)充電(CRSRAM)SRAM結構，它主要是通過(guò)降低位線(xiàn)電壓的擺幅來(lái)降低功耗。采用雙模式自定時(shí)電路(DMST)則主要是根據讀寫(xiě)周期的不同來(lái)產(chǎn)生不同的時(shí)序信號，從而提高讀寫(xiě)速度。基于不同SRAM存儲陣列結構，雖然這種技術(shù)能有效地改善SRAM的功耗和速度，但它們卻從來(lái)沒(méi)有被有效地結合在一起。
本文的主要內容就是設計并仿真基于位線(xiàn)循環(huán)充電SRAM結構的雙模式自定時(shí)電路(DMST CRSRAM)，并將其仿真結果與傳統結構相比較，由此可以看出這兩種結構在速度和功耗方面的優(yōu)勢。

1 多級位線(xiàn)位SRAM結構及工作原理
如圖1所示，多級位線(xiàn)SRAM(HBLSA-SRAM)的主要原理是利用兩級位線(xiàn)和局部靈敏放大器來(lái)使主位線(xiàn)寫(xiě)入周期中的，BL和BLB上的電壓擺幅是一個(gè)很小值，而通過(guò)局部靈敏放大器將這個(gè)電壓放大為VDD到0的大擺幅信號輸入到局部位線(xiàn)上。這樣，位線(xiàn)的電壓擺幅減少，而且VDD到O的大擺幅寫(xiě)入保證了足夠的寫(xiě)裕度。