一種單端10-bit SAR ADC IP核的設計

摘要：本設計通過(guò)采用分割電容陣列對DAC進(jìn)行優(yōu)化，在減小了D／A轉換開(kāi)關(guān)消耗的能量、提高速度的基礎上，實(shí)現了一款采樣速度為1MS ／s的10-bit單端逐次逼近型模數轉換器。使用cadence spectre工具進(jìn)行仿真，仿真結果表明，設計的D／A轉換器和比較器等電路滿(mǎn)足10-bit A／D轉換的要求，逐次逼近A／D轉換器可以正常工作。
關(guān)鍵詞：D／A轉換器；逐次逼近；低功耗；單端；二進(jìn)制加權電容

隨著(zhù)集成電路和數字信號處理技術(shù)的快速發(fā)展，我們可以在數字域里實(shí)現比模擬域里更高精度，更快速度，更低價(jià)格的各種信號處理功能，因此，模數轉換器作為模擬系統和數字系統的接口就變得非常重要。而在各種類(lèi)型的模數轉換器當中，逐次逼近型的模數轉換器(SAR ADC)因為其低功耗，中等精度和中高分辨率而得到了廣泛的應用。而SARADC從輸入來(lái)分，可以分為單端輸入和雙端(全差分)輸入。雖然一個(gè)雙端SAR ADC電路架構可以獲得更好的共模抑制比和和較少的失真，而得到了廣泛的應用，但在現實(shí)生活中對單端的ADC仍有一定的需求，如光柵尺中絕對碼道信號的檢測。本文則是在一種常見(jiàn)單端SAR ADC電路架構的基礎上，對D／A轉換器進(jìn)行了改進(jìn)，在不增加電容面積的情況下，減小了D／A轉換時(shí)電容和開(kāi)關(guān)所消耗的能量，減小了電容陣列轉換的建立時(shí)間。

1 ADC整體電路設計
本文設計的單端SAR ADC的整體架構如圖1所示，主要包括以下4個(gè)部分：采樣保持電路(Sample and Hold)、比較器(Comp)、10-bit逐次逼近寄存器及控制電路(SARLOGIC)、D／A轉換電路(DAC)。

輸入電壓Vin通過(guò)采樣保持電路得到采樣電壓Vsh，Vsh與DAC的輸出Vdac通過(guò)比較器進(jìn)行比較，比較結果傳遞給逐次逼近寄存器，逐次逼近寄存器一方面輸出比較結果，另一方面控制DAC的轉換開(kāi)關(guān)，以便進(jìn)行下一位的轉換。
1．1 SAR ADC的工作流程
SAR ADC的工作流程如圖2所示，它主要可以分為采樣、清零階段和比較階段。
第一步：采樣、清零階段。采樣保持電路中的開(kāi)關(guān)S，閉合，Vin=Vsh，屬于跟隨階段；DAC中的電容C1p～C10p和C1n～C10n的下級板全部接GND，開(kāi)關(guān)EN閉合，Vdac接GND，DAC處于清零階段。
第二步：比較階段。采樣保持電路中的開(kāi)關(guān)Sa斷開(kāi)，Vsh為采樣得到的電壓；DAC中的電容C1p～C10p的下級板接Vref，其余開(kāi)關(guān)不動(dòng)，而開(kāi)關(guān)EN斷開(kāi)，此時(shí)DAC的輸出結果：

Vsh與Vdac進(jìn)行比較，如果Vsh大于Vdac，則比較器輸出為1，即D1=1，而逐次逼近寄存器根據比較結果，將電容C10n(MSB電容)的下級板偏轉到Vref；反之D1=0，C10p的下級板偏轉到GND。其余電容保持不變。
第j步：根據上一步比較的結果，得到DAC的輸出如下：

Vsh與Vdac進(jìn)行比較，如果Vsh大于Vdac，則比較器輸出為1，即Dj-1=1，而逐次逼近寄存器根據比較結果，將電容C(11-j)n的下級板偏轉到Vref；反之Dj-1=0，C(11-j)p的下級板偏轉到GND。其余電容保持不變。直至j=11，比較結束，進(jìn)入下一個(gè)轉換周期。