面向未來(lái)的IC設計方法

一、 IP的引入令傳統的自頂向下設計方法受到挑戰。

傳統的ASIC(專(zhuān)用集成電路)設計方法的核心在于以客戶(hù)調試好的大量的標準單元(cell)和硬宏為基礎進(jìn)行大規模集成電路的設計，但是隨著(zhù)工藝水平的不斷進(jìn)步，器件的特征尺寸和工藝參數都發(fā)生了變化，雖然從理論上來(lái)說(shuō)，可以更新工藝庫，但是將數以百萬(wàn)計的單元移植到新的工藝尺寸上帶來(lái)的工作量無(wú)疑是巨大的。這樣做的直接后果就是極大的延長(cháng)了開(kāi)發(fā)時(shí)間,并加大了開(kāi)發(fā)成本。為了提高系統的設計效率，縮短設計周期，最簡(jiǎn)捷也是必須的方法就是要能夠充分利用以前的設計成果。因此以所謂的IP(知識產(chǎn)權)核技術(shù)為依托的自底向上的設計方法重新受到歡迎。但是，由于不同的制造工廠(chǎng)使用不同的工藝技術(shù),因此工藝技術(shù)的不兼容性已經(jīng)成為這種設計方法發(fā)展的最大障礙。所值得慶幸的是，越來(lái)越多的公司和廠(chǎng)家已經(jīng)意識到了這個(gè)問(wèn)題，一些工業(yè)聯(lián)盟已經(jīng)開(kāi)始著(zhù)手開(kāi)發(fā)可以兼容多種工藝的技術(shù)。如果這種技術(shù)能夠取得成功，那么對那些IC的開(kāi)發(fā)者而言無(wú)疑是一個(gè)最大的福音，它必將極大的簡(jiǎn)化設計者的工作。
另一種有發(fā)展潛力的設計方法是使用即插即用的軟IP組件,即IP的可重用性問(wèn)題。軟IP組件使設計者無(wú)須對子模塊做任何的改動(dòng)，只須通過(guò)重新配置可復用的對象，就可以快速的完成對新工藝的升級。對于軟IP而言，這項技術(shù)發(fā)展的最大阻力來(lái)自于IP子系統和標準總線(xiàn)系統之間的接口問(wèn)題，以及在SOC(片上系統)芯片設計中軟硬件的劃分問(wèn)題。如果能提供一個(gè)標準的接口，并解決好最優(yōu)化軟硬件分割，那么以軟IP為代表的自底向上的設計方法將對IC設計的發(fā)展起到不可估量的推動(dòng)作用。

二、 C/C++語(yǔ)言被越來(lái)越多的引入到IC系統級設計中。

隨著(zhù)系統集成度的提高以及終極用戶(hù)需求的多樣化，現有的系統設計方法已經(jīng)不能很好的滿(mǎn)足設計的需求。一般說(shuō)來(lái)，系統級的設計分為兩部分：一是表達思想的自然語(yǔ)言，另一是將功能轉換為可行的架構組件。一個(gè)系統級的設計語(yǔ)言應該能完成顧及硬件和軟件的所有方面。然而今天的軟件語(yǔ)言并不能理解硬件的構造，而HDL語(yǔ)言也不能與軟件很好的協(xié)同工作，因此需要這兩方面能夠靠得足夠的近。而C語(yǔ)言可以較好的平衡軟件和硬件兩個(gè)方面的設計需求。同時(shí)由于C/C++語(yǔ)言支持面向對象的設計方法，相對于傳統的編碼方式，面向對象有著(zhù)不可比擬的生產(chǎn)率方面的優(yōu)勢。但是，C語(yǔ)言也有其弱勢的地方。系統級設計需要復用很多的組件，還要包括測試基準，由于C語(yǔ)言不是專(zhuān)門(mén)為硬件開(kāi)發(fā)而設計的，因此一些硬件的要求還不適合用C語(yǔ)言來(lái)表達。對于硬件設計而言,C語(yǔ)言也沒(méi)有能夠提供一個(gè)硬件設計的庫。這也需要業(yè)界繼續為之努力，提供一個(gè)可以擴充的C語(yǔ)言的子集。
我們有理由相信,隨著(zhù)IC設計業(yè)的發(fā)展,一種能夠兼容硬件和軟件的、方便使用的、新的描述方法將會(huì )嶄露頭角。

三、 物理設計轉向COT設計方法。

在傳統的ASIC設計中，設計人員要做的只是設計系統的結構，進(jìn)行前端的模擬仿真并且向制造工廠(chǎng)提供網(wǎng)表。而COT設計方法，即用戶(hù)擁有加工工具的設計方法,要求設計者承擔物理設計的全部?jì)热?。雖然對于COT設計方法的具體實(shí)現上，設計公司仍然有分歧，但是大家一致認為，和硅片供應商(SIC)負責處理物理設計和封裝的傳統觀(guān)念不同，在COT設計模式中，設計者必須要作到將GDSII(一種集成電路版圖描述格式文件)文件提供給制造工廠(chǎng)，也就是說(shuō)物理設計也將由設計者完成。COT不僅僅只是意味著(zhù)在芯片的內部增加了布局和布線(xiàn)工作，而且COT的設計者還需要負責封裝、測試以及成品率管理。 這樣，COT設計模式將更加能夠節省成本。COT的發(fā)展直接取決于設計工具自動(dòng)化的程度，僅僅依靠目前現有的EDA工具很難完成從ASIC向COT的轉變。因此COT設計模式的產(chǎn)生同時(shí)也給予EDA工具提供商一個(gè)挑戰。具體地說(shuō)，就是要: 不僅在系統劃分、系統時(shí)鐘分配、片上電源設計、時(shí)序改進(jìn)和鎖存器分配等等方面的算法必須要有所突破，而且在設計流程上，更高集成度的芯片設計將需要有更好的高層次工具為之提供輔助。也就是說(shuō)COT不但是一種將邏輯設計和物理設計融合在一起的混合模式(其關(guān)鍵是要在邏輯設計階段就能準確預見(jiàn)到物理布局和布線(xiàn)所帶來(lái)的電容、電感、信號串擾、阻抗匹配等問(wèn)題,當然,電和地的布線(xiàn),功率耗散等等問(wèn)題也不能忽視)，而且是一種與傳統觀(guān)念完全不同的設計方法。

四、EDA向EDO的轉變。

最新的一種觀(guān)點(diǎn)認為：在電子設計的前端和后端，傳統EDA方法已經(jīng)發(fā)生若干變化，它們正在重塑傳統的EDA工業(yè)。EDA已不能準確地反映出這一工業(yè)界當前正在發(fā)生的巨大變化，一個(gè)更精確的詞將是EDO(電子設計最優(yōu)化)。
一種設計模式區別于另一種設計模式的根本表現在其設計流程。目前，隨著(zhù)制造業(yè)的飛速發(fā)展，許多新的設計流程被不斷的提出。這些設計流程總的趨勢就是要使得設計能夠用盡可能少的迭代次數來(lái)完成。通過(guò)自動(dòng)執行許多原本依次處理的任務(wù)，以及使分析與設計創(chuàng )建緊密結合，其最終的目的就是希望新的設計能夠一次成功而無(wú)須反復的迭代。新設計工具細致地分析了設計結果，然后做出選擇使設計收斂在要求的各個(gè)目標上，這種修改－分析－再修改－再分析……的過(guò)程，本質(zhì)上是一個(gè)最優(yōu)化過(guò)程。這就是所謂的EDO的核心之所在。
在傳統的ASIC設計中，設計被分離成了前端和后端兩個(gè)孤立的部分，作前端邏輯設計的人員和后端物理設計的人員的工作基本上是分開(kāi)的，他們聯(lián)系的唯一紐帶就是網(wǎng)表。然而在深亞微米出現以后，這樣的設計模式已經(jīng)變得令人難以忍受。由于物理設計人員很難滿(mǎn)足邏輯設計人員的要求，致使設計的迭代次數變得越來(lái)越多。因此從這個(gè)角度上看，EDO決不是在EDA上的改良，它需要一種全新的設計思路，要有全新的能夠從邏輯和物理兩個(gè)角度來(lái)分析、設計芯片的混合工具。尤其是在綜合這個(gè)步驟上，要求能夠在綜合的時(shí)候就能夠對物理的層面進(jìn)行分析預測,以最大可能的減小迭代次數來(lái)完成優(yōu)化。EDO也對設計人員提出了更高的要求，過(guò)去那種只是了解設計步驟的一部分的設計人員將很難適應EDO的要求。在EDO的時(shí)代，要求設計人員要學(xué)會(huì )不要把自己的設計局限在某些具體的工藝上，要能夠更多地把自己從設計的具體實(shí)現中解放出來(lái)，學(xué)會(huì )從整體上去考慮問(wèn)題。設計人員對于設計工具的依賴(lài)程度將更加高，設計的優(yōu)化程度和可靠性直接的取決于設計工具。

結語(yǔ):

科學(xué)的發(fā)展, 工藝的進(jìn)步, 導致了集成電路的大發(fā)展, 從而引發(fā)了IC 設計業(yè)一浪又一浪的發(fā)展高潮。隨著(zhù)單電子控制器件等超微型器件曙光的顯現, 集成電路設計業(yè)將會(huì )遇到新的挑戰和更大的發(fā)展機遇。我們堅信, 廣大從事集成電路設計業(yè)的同事們, 一定能在現有的設計工具基礎上,創(chuàng )造出更新、更完善的設計工具,將這件偉大而艱巨的集成電路設計事業(yè)完成得更好, 從而為廣大消費者們設計出功能更強、體積更小、更加實(shí)用的新產(chǎn)品。