計算機EPP控制CPLD顯示點(diǎn)陣漢字的實(shí)現

1 引言

隨著(zhù)人們生活節奏的加快，越來(lái)越多的場(chǎng)合需要使用電子手段動(dòng)態(tài)發(fā)布信息，其中應用非常廣泛的一種方法就是LED點(diǎn)陣顯示。傳統的點(diǎn)陣漢字顯示通常采用單片機作為控制核心，結合存儲器、邏輯電路和LED點(diǎn)陣來(lái)實(shí)現。單片機具有良好的集成度，在很多對設備體積要求較高的場(chǎng)合得到了廣泛應用。但是此方案開(kāi)發(fā)和升級控制程序的工作量都很大[1]。在教學(xué)實(shí)踐中對于學(xué)生軟件方面的能力和協(xié)同工作鍛煉有限?；谶@些考慮，使用PC并口EPP模式控制CPLD的LED點(diǎn)陣顯示方案具有較好的實(shí)用價(jià)值和易操作性?；?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/EPP">EPP的數據通訊系統比SPP和RS232具有更高的數據傳輸速率，適合于需要高速傳輸的場(chǎng)合[2]。本設計實(shí)際測試并證明了EPP模式下計算機并口與CPLD結合進(jìn)行電子設計的可行性與高效性。實(shí)驗中采用了16*16的LED點(diǎn)陣。

2 系統整體方案與協(xié)議

2.1 系統整體方案

本系統采用計算機并口以點(diǎn)陣的形式發(fā)送顯示數據，CPLD作為系統數據處理核心來(lái)控制顯示屏的驅動(dòng)電路。待顯示的文字全部使用計算機處理并生成點(diǎn)陣數據，因此可以選用無(wú)RAM的CPLD器件，同時(shí)也可以方便的直接控制顯示效果，降低功耗。本系統采用ALTERA公司的EPM7128LS84-15。在設計中，將盡可能多的功能用計算機的軟件來(lái)實(shí)現，以減少硬件的負擔，并降低系統更新維護的代價(jià)。軟件部分采用VC++6.0開(kāi)發(fā)。

2.2 接口協(xié)議

本設計采用16*16的點(diǎn)陣顯示器，每幀要求PC提供256路信號，顯然對于PC并口來(lái)說(shuō)，其I/O資源是不足的，需要CPLD來(lái)加以處理。計算機軟件需要完成的工作有：①讀取用戶(hù)輸入的文字，并將其轉換為點(diǎn)陣數據；②定時(shí)使點(diǎn)陣循環(huán)移位，產(chǎn)生漢字移動(dòng)的字幕效果；③定時(shí)以八位為單位發(fā)送當前需要顯示的點(diǎn)陣，并發(fā)送若干控制信號，使CPLD控制LED顯示相應的點(diǎn)陣，每幀需要發(fā)送32次。接口協(xié)議采用了3個(gè)控制位，以C0、C1和C2表示；CPLD返回的狀態(tài)位與EPP的定義相同，在此不贅述。PC與CPLD之間的接口協(xié)議如下：

?CPLD上電給出在線(xiàn)信號Busy=1；

?PC檢測Busy=1，發(fā)C0=1，C1=0，C2=0（通知CPLD：并口要開(kāi)始發(fā)新幀的數據）；

?CPLD應答nAck=1，并初始化內部地址變量Address=1111；

?PC檢測狀態(tài)nAck=1，發(fā)C0=0，C1=1，C2=0（通知CPLD：發(fā)送某一行的高8位數據），并發(fā)送高8位數據；

?PC發(fā)C0=0，C1=0，C2=0，確保高8位和低8位不會(huì )混淆；

?CPLD收到數據后，Address+1，高8位數據暫存，并發(fā)應答信號nSelect=1；

?PC檢測nSelect=1，發(fā)C0=0，C1=0，C2=1（通知CPLD：發(fā)送同一行的低8位數據），并發(fā)送低8位數據；

?CPLD內部地址變量Address不變，把高8位數據與低8位數據組合成一行，發(fā)送顯示數據，發(fā)送應答信號PaperEnd=1；

?PC檢測PaperEnd=1，進(jìn)入循環(huán)。

LED點(diǎn)陣顯示采用逐行掃描，為了避免顯示屏的閃爍，每秒至少需要刷新25次。系統整體框圖見(jiàn)圖1。

圖1 系統整體框圖

3 系統硬件設計

本設計中用到的顯示屏是16*16點(diǎn)陣的，所以通過(guò)四個(gè)8*8LED點(diǎn)陣模塊來(lái)組合成16*16點(diǎn)陣。圖1中的行驅動(dòng)器和列驅動(dòng)器是必要的，因為CPLD輸出的高電平可能不足以推動(dòng)LED發(fā)光，造成點(diǎn)陣亮度不一的問(wèn)題。實(shí)際設計中，采用反向器作為驅動(dòng)。

在本設計中，CPLD是核心，有著(zhù)承上啟下的作用。因此，在接口協(xié)議確定的條件下，CPLD內部控制編寫(xiě)的VHDL程序的好壞關(guān)系到整個(gè)系統。根據前述協(xié)議可知，CPLD主要是完成與計算機的通信，再控制驅動(dòng)電路使得LED點(diǎn)陣顯示屏正常顯示。本設計采用Max+PlusII編寫(xiě)VHDL程序，用Protel 99SE進(jìn)行電路板設計。VHDL程序及注釋如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity display is

port( clk: in std_logic;

c: in std_logic_vector(2 downto 0); --三位控制信號

data: in std_logic_vector(7 downto 0); --數據輸入

status: out std_logic_vector(2 downto 0); --三位狀態(tài)信號

col: out std_logic_vector(15 downto 0); --列輸出

row: out std_logic_vector(15 downto 0) --行輸出 );

end display;

architecture control of display is

signal v_row: std_logic_vector(15 downto 0); --暫存行數據

begin

row=v_row; --輸出行數據

process(clk,c,data)

variable address: std_logic_vector(3 downto 0); --行地址變量

variable hdata: std_logic_vector(7 downto 0); --暫存高八位列數據變量

variable t: std_logic; --局部變量控制“行地址加一”行為

begin

if clk'event and clk='1'then

if c=001 then

status=110;

address:=1111;

t:='0'; --初始化變量

elsif c=010 then

status=011;

if t='0' then --局部變量t=0行地址加一

address:=address+1;

t:= '1'; --行地址加一后立即置變量t為1

end if;

hdata:=data; --暫存高八位列數據

elsif c=100 then

t:='0';

case address is --行地址譯碼

when 0000 => v_row=X0001;

--此處從略

when others => null;

end case;

status=101;

col=hdatadata; --同時(shí)輸出高低八位

end if;

end if;

end process;

end control;

4 系統軟件設計

4.1 漢字點(diǎn)陣讀取及滾動(dòng)顯示的原理

要在16*16點(diǎn)陣上顯示漢字，首先需要把用戶(hù)輸入的漢字轉化成點(diǎn)陣形式。首先獲取漢字的區位碼，再通過(guò)計算公式找到此漢字在16*16點(diǎn)陣漢字庫文件HZK16中的存儲位置，從而得到它的點(diǎn)陣信息。公式如下：

lHzkPosition=((nSection-1)*94+nPosition-1)*32