主存儲器部件的組成與設計

1、主存儲器概述

(1)主存儲器的兩個(gè)重要技術(shù)指標

◎讀寫(xiě)速度：常常用存儲周期來(lái)度量，存儲周期是連續啟動(dòng)兩次獨立的存儲器操作(如讀操作)所必需的時(shí)間間隔。

◎存儲容量：通常用構成存儲器的字節數或字數來(lái)計量。

(2)主存儲器與CPU及外圍設備的連接

是通過(guò)地址總線(xiàn)、數據總線(xiàn)、控制總線(xiàn)進(jìn)行連接，見(jiàn)下圖

主存儲器與CPU的連接

◎地址總線(xiàn)用于選擇主存儲器的一個(gè)存儲單元，若地址總線(xiàn)的位數k，則最大可尋址空間為2k。如k=20,可訪(fǎng)問(wèn)1MB的存儲單元。

◎數據總線(xiàn)用于在計算機各功能部件之間傳送數據。

◎控制總線(xiàn)用于指明總線(xiàn)的工作周期和本次輸入/輸出完成的時(shí)刻。

(3)主存儲器分類(lèi)

◎按信息保存的長(cháng)短分：ROM與RAM

◎按生產(chǎn)工藝分：靜態(tài)存儲器與動(dòng)態(tài)存儲器

靜態(tài)存儲器(SRAM)：讀寫(xiě)速度快，生產(chǎn)成本高，多用于容量較小的高速緩沖存儲器。

動(dòng)態(tài)存儲器(DRAM)：讀寫(xiě)速度較慢，集成度高，生產(chǎn)成本低，多用于容量較大的主存儲器。

靜態(tài)存儲器與動(dòng)態(tài)存儲器主要性能比較如下表：

靜態(tài)和動(dòng)態(tài)存儲器芯片特性比較

SRAM DRAM

存儲信息 觸發(fā)器 電容

破壞性讀出 非 是

需要刷新 不要 需要

送行列地址 同時(shí)送 分兩次送

運行速度 快 慢

集成度 低 高

發(fā)熱量 大 小

存儲成本 高 低

動(dòng)態(tài)存儲器的定期刷新：在不進(jìn)行讀寫(xiě)操作時(shí)，DRAM 存儲器的各單元處于斷電狀態(tài)，由于漏電的存在，保存在電容CS 上的電荷會(huì )慢慢地漏掉，為此必須定時(shí)予以補充，稱(chēng)為刷新操作。

2、動(dòng)態(tài)存儲器的記憶原理和讀寫(xiě)過(guò)程

(1)動(dòng)態(tài)存儲器的組成：由單個(gè)MOS管來(lái)存儲一位二進(jìn)制信息。信息存儲在MOS管的源極的寄生電容CS中。

◎寫(xiě)數據時(shí)：字線(xiàn)為高電平，T導通。

寫(xiě)“1”時(shí)，位線(xiàn)(數據線(xiàn))為低電平， VDD(電源)將向電容充電

寫(xiě)“0時(shí)，位線(xiàn)(數據線(xiàn))為高電平， 若電容存儲了電荷，則將會(huì )使電容完成放電，就表示存儲了“0”。

◎讀數據時(shí)：先使位線(xiàn)(數據線(xiàn))變?yōu)楦唠娖?，當字線(xiàn)高電平到來(lái)時(shí)T導通，若電容原存儲有電荷( 是“1” )，則電容就要放電，就會(huì )使數據線(xiàn)電位由高變低;若電容沒(méi)有存儲電荷( 是“0” )，則數據線(xiàn)電位不會(huì )變化。檢測數據線(xiàn)上電位的變化就可以區分讀出的數據是1還是0。

注意

①讀操作使電容原存儲的電荷丟失，因此是破壞性讀出。為保持原記憶內容，必須在讀操作后立刻跟隨一次寫(xiě)入操作，稱(chēng)為預充電延遲。

②向動(dòng)態(tài)存儲器的存儲單元提供地址，是先送行地址再送列地址。原因就是對動(dòng)態(tài)存儲器必須定時(shí)刷新(如2ms)，刷新不是按字處理，而是每次刷新一行，即為連接在同一行上所有存儲單元的電容補充一次能量。

③在動(dòng)態(tài)存儲器的位線(xiàn)上讀出信號很小，必須接讀出放大器，通常用觸發(fā)器線(xiàn)路實(shí)現。

④存儲器芯片內部的行地址和列地址鎖存器分先后接受行、列地址。

⑤RAS、CAS、WE、Din、Dout時(shí)序關(guān)系如下圖：

3、教學(xué)計算機的內存儲器組成與設計

(1)靜態(tài)存儲器的存儲原理和芯片內部結構(P207)

(2)教學(xué)計算機內存儲器的組成與設計

◎地址總線(xiàn)：記為AB15～AB0,統一由地址寄存器AR驅動(dòng)，地址寄存器AR只接收ALU輸出的信息。

◎控制總線(xiàn)：控制總線(xiàn)的信號由譯碼器74LS139給出，功能是指出總線(xiàn)周期的類(lèi)型：

※內存寫(xiě)周期 用MMW信號標記

※內存讀周期 用MMR信號標記

※外設(接口)寫(xiě)周期 用IOW信號標記

※外設(接口)讀周期 用IOR信號標記

※內存在工作 用MMREQ信號標記

※外設在工作 用IOREQ信號標記

※寫(xiě)控存周期 用SWA信號標記

◎數據總線(xiàn)：分為內部數據總線(xiàn)IB與外部數據總線(xiàn)DB兩部分。主要完成計算機各功能部件之間的數據傳送。

設計總線(xiàn)的核心技術(shù)是要保證在任何時(shí)刻只能把一組數據發(fā)送到總線(xiàn)上，卻允許一個(gè)和多個(gè)部件同時(shí)接受總線(xiàn)上的信息。所用的電路通常為三態(tài)門(mén)電路。

◎系統時(shí)鐘及時(shí)序：教學(xué)機晶振1.8432MHz，3分頻后用614.4KHz的時(shí)鐘作為系統主時(shí)鐘，使CPU、內存、IO同步運行。

CPU內部的有些寄存器用時(shí)鐘結束時(shí)的上升沿完成接受數據，而通用寄存器是用低電平接收的。內存或I/O讀寫(xiě)操作時(shí)，每個(gè)總線(xiàn)周期由兩個(gè)時(shí)鐘組成，第一個(gè)時(shí)鐘，稱(chēng)為地址時(shí)間，用于傳送地址;第二個(gè)時(shí)鐘，稱(chēng)為數據時(shí)間，用于讀寫(xiě)數據

◎靜態(tài)存儲器的字位擴展：

教學(xué)計算機的內存儲器用靜態(tài)存儲器芯片實(shí)現，由2K字的ROM區和2K字RAM區組成。內存字長(cháng)16位，按字尋址。

ROM由74LS2716只讀存儲器ROM(每片2048個(gè)存儲單元，每單元為8位二進(jìn)制位)兩片完成字長(cháng)的擴展。地址分配在：0～2047