可重構平臺下AES算法的流水線(xiàn)性能優(yōu)化

Chodowiec等人提出了輪內流水線(xiàn)技術(shù)，以優(yōu)化這類(lèi)加密變換輪較為復雜的算法。輪內流水線(xiàn)將加密輪分割為多級，在每一級間插入寄存器，以實(shí)現流水線(xiàn)，如圖2(a)所示。這種方法的優(yōu)點(diǎn)在于所增加的資源消耗很少，僅需多級寄存器；然而也存在缺點(diǎn)，輪內流水線(xiàn)很難平衡各級間的延遲，而整體時(shí)鐘的頻率只能由最長(cháng)流水線(xiàn)的延遲決定。我們的實(shí)驗將AES加密函數按其組成模塊分割為4級流水線(xiàn)，要將其分為更多級也是可以做到的，但較為困難，因為類(lèi)似S一盒這樣的長(cháng)結構很難再分，而它們的延遲將決定總體時(shí)鐘的頻率。

根據圖3所示實(shí)驗結果，輪內流水線(xiàn)結構的執行效率比迭代結構的執行效率高5倍，而所需資源反而比迭代結構減少11％。經(jīng)分析，輪間流水線(xiàn)結構加入了模塊問(wèn)寄存器，所需資源應該增加，而實(shí)際綜合結果卻是減少。為此我們詳細分析了兩模塊中各結構的綜合報告。從報告的數據看，應該是邏輯綜合軟件對設計的優(yōu)化，使得輪間流水線(xiàn)結構所需資源反而減少。

為了達到極高的加密速度，將輪內流水線(xiàn)和輪外流水線(xiàn)結合使用，設計了混和輪內外流水線(xiàn)結構?；旌陷唭韧饬魉€(xiàn)結構具有極短的流水線(xiàn)單級延遲，因而時(shí)鐘頻率可以提高到212．5 MHz。同時(shí)，混合輪內外流水線(xiàn)結構能夠在每一時(shí)鐘周期內完成一個(gè)數據分組的加密，這樣，加密的速度就可以達到27．1 Gb／s。這一速度是目前有關(guān)AES的高速加密芯片實(shí)現的報告中數據較高的。為了達到這樣高的加密速度，所需要的資源也是相當可觀(guān)的。邏輯綜合結果顯示，完成這一設計需要17 887個(gè)邏輯單元，如圖4所示。這相當于4塊Xilinx XC2V1000 FPGA的容量。同時(shí)，我們也評估了各種實(shí)現結構的效率，用速率資源比，即每秒所能進(jìn)行加密的Mb數除以設計所需的邏輯單元數目得到的比值作為結構的效率。從圖5可以看到，輪內循環(huán)結構是最高效的一種設計，其比值為3．49；而循環(huán)展開(kāi)結構效率最低，僅0．12。因此，在邏輯資源相對有限的條件下，選擇使用輪內循環(huán)是比較合適的。

3 結 論
綜上所述，除對AES加密算法基本運算變換的優(yōu)化外，算法的整體實(shí)現結構對其加密性能的影響是很重要的一個(gè)方面。一般情況下，在對效率要求不是很高的環(huán)境中，迭代結構實(shí)現簡(jiǎn)單，所需資源最少，因而較為合適；但要達到更高的加密效率，并且希望實(shí)現代價(jià)較低的情況下，采用輪內流水線(xiàn)結構是一個(gè)較為合理的折中方案；只有當有大量資源可用并且追求最高的加密性能時(shí)，才有必要采用輪內輪間多級混合流水線(xiàn)結構。