<![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"><delect id="yhprb"></delect></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]>
3G移動(dòng)通信中脈沖成形FIR濾波器的ASIC實(shí)現結構
作者：
時(shí)間：2010-02-26
來(lái)源：網(wǎng)絡(luò )
收藏
圖5所示為通用的FIR成形濾波器結構框圖。比較圖4與圖5后可以看出，運用DA結構可以在程序的編寫(xiě)過(guò)程中大量減少乘法運算，而乘法運算在硬件程序中往往是占用資源最大的部分之一。運用DA處理結構能大大減少硬件資源，并在很大程度上提高程序運算速度。
為了進(jìn)一步減小LUT的個(gè)數，現在在過(guò)采樣中引入零抽樣值。設u(n)為過(guò)采樣程序塊的輸出序列：
類(lèi)推，應用u(n)后，48個(gè)抽頭中的36個(gè)采樣值將給定為零，這樣就有一半的加法器輸入為零采樣值，并在每個(gè)時(shí)鐘將零采樣值傳遞到對應的乘法器。而另一半加法器的輸入值中也只有一個(gè)是非零采樣值。這樣一來(lái)，在第一級就能減少24個(gè)加法器和一半的乘法器，也就意味著(zhù)運算出一個(gè)輸出采樣值只需調用一半的濾波器系數。對一個(gè)碼片速率輸入采樣值x(n)來(lái)說(shuō)，經(jīng)過(guò)運算得出4個(gè)輸出采樣：y(n)、y(n+1)、y(n+2)以及y(n+3)，其中y(n)和y(n+3)需要調用的系數(組一)如下：h(0)、h(3)、h(4)、h(7)、h(8)、h(11)、h(12)、h(15)、h(16)、h(19)、h(20)、h(23)；而y(n+1)和y(n+2)需要調用的系數(組二)：h(1)、h(2)、h(5)、h(6)、h(9)、h(10)、h(13)、h(14)、h(17)、h(21)、h(22)。這樣就可以完成如圖6所示的實(shí)效DA。輸入序列即為碼片速率采樣值，并且輸出的數據是碼片速率的4倍，每輸入一個(gè)采樣值可以得出4個(gè)輸出采樣值，內部時(shí)鐘速率為4×B×碼片速率。DA運行中，常用電路移位寄存器(CSR)來(lái)代替一個(gè)移位寄存器保存數據，直到每個(gè)芯片間隔運算出最后的輸出采樣值為止。一旦輸入一個(gè)新的采樣值，這些CSR就要更新一次。在芯片的持續時(shí)間中一共有4個(gè)循環(huán)，每個(gè)循環(huán)經(jīng)歷B個(gè)時(shí)鐘并產(chǎn)生一個(gè)輸出采樣值。一個(gè)循環(huán)過(guò)后，CSR移位回歸到初始數據，為下一個(gè)循環(huán)處理做準備，以生成另一個(gè)輸出采樣值。圖6中的2個(gè)LUT分別存儲了兩組濾波器系數各自生成的局部結果。選擇器是用來(lái)決定在每個(gè)循環(huán)中選擇這兩組輸入分支的哪一組的，其中當高位LUT的結果在循環(huán)1和2輸出，低位LUT結果在循環(huán)3和4輸出的時(shí)候選擇組一；當高位LUT的結果在循環(huán)1和4輸出，低位LUT的結果在循環(huán)2和3輸出的時(shí)候選擇組二。累加器的寄存器在每個(gè)循環(huán)的起始都要進(jìn)行清零。
四、設計
現設計一個(gè)1比特輸入、14比特輸出的平方根升余弦滾降線(xiàn)性相位FIR數字濾波器，滾降系數為0.22，帶外衰減要求大于45 dB，即通帶內(f8.192MHz)的起伏小于0.5dB，阻帶外(f>10 MHz)的衰減大于45dB。在設計中選用了Alter公司的FPGA芯片-EP1K50QC208-3，該芯片有2 880個(gè)邏輯單元(LE)，40960個(gè)片內存儲器。本設計占用了387個(gè)LE和1088個(gè)片內存儲器，分別占總資源的1.3％和2％。
經(jīng)過(guò)試驗，本結果已經(jīng)在FPGA中得到了實(shí)現。
五、結 論
從試驗結果中可以看出，DA實(shí)現控制起來(lái)比較簡(jiǎn)單并且時(shí)鐘速率較低，但是因為L(cháng)UT的大小會(huì )隨著(zhù)濾波器階數的增加呈指數增長(cháng)，因此其門(mén)的數量也較多。在階數很大的濾波器中采用并行的FIR結構，每個(gè)并行的子濾波器以DA結構實(shí)現，這樣，控制起來(lái)就稍微有點(diǎn)復雜了。因此，如何去克服這方面的缺點(diǎn)還有待于繼續研究。本文引用地址：http://dyxdggzs.com/article/157611.htm
技術(shù)專(zhuān)區
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"><delect id="yhprb"></delect></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]>
加入技術(shù)交流群
評論