FPGA 協(xié)處理的進(jìn)展

盡管FPGA架構具有許多出眾的性能，一些性能必須共同發(fā)揮作用，才能提供優(yōu)于CPU協(xié)處理的解決方案。

芯片與算法基礎
大部分雙精度浮點(diǎn)算法的加法與乘法操作比例大約為1:1。在FPGA中，加法運算使用邏輯資源，乘法運算使用DSP塊，因此FPGA的邏輯資源與DSP塊的比例必須均衡。FPGA的另一個(gè)特點(diǎn)是其可編程功率技術(shù)，該技術(shù)可針對所有邏輯塊、DSP塊與存儲器塊進(jìn)行編程，根據設計的時(shí)序要求將其設定為高功耗或低功耗模式。
浮點(diǎn)運算核已經(jīng)改進(jìn)，可運行于更高的時(shí)鐘速率，使用更少的DSP塊和更少的邏輯資源。采用浮點(diǎn)編譯器可減少不同浮點(diǎn)運算核之間用于連接64位數據通路的邏輯資源。

在一次浮點(diǎn)運算結束時(shí)，合并對浮點(diǎn)運算進(jìn)行規格化處理(定點(diǎn)格式轉換至浮點(diǎn)格式)的步驟，可以顯著(zhù)減少對后續浮點(diǎn)運算輸入的去規格化處理(浮點(diǎn)格式轉換為定點(diǎn)格式)。浮點(diǎn)運算的數學(xué)表達式的整個(gè)數據通路可熔接在一起，這會(huì )最多減少40%的邏輯資源并使時(shí)鐘速率略有提高。

浮點(diǎn)運算的正確組合十分重要。如果算法有許多超越運算(求指數、求對數等)，FPGA可配置所需要的數目。在GPGPU設計中，會(huì )增加一些硬模塊實(shí)現上述函數，但比例比單精度浮點(diǎn)邏輯少得多。使用算法技巧、抽象硬件細節及針對個(gè)別FPGA資源的優(yōu)化都需要函數庫。

基于芯片、算法與庫基礎，圖2的系統級解決方案涉及到了工具鏈、模塊/板級設計、CPU接口以及采用合作公司專(zhuān)門(mén)技術(shù)的由CPU至基于FPGA的加速器的數據傳輸。

圖2 FPGA加速系統級解決方案的基礎

使持續性能接近峰值
對于可并行化或流水化的任務(wù)，相對于峰值性能而言，FPGA經(jīng)常能夠大大提高持續性能，并可利用各器件資源。以一個(gè)蒙特卡洛布萊克-斯科爾斯基準測試程序為例，它可建立一條運行頻率為150MHz的等式流水線(xiàn)。

在每個(gè)時(shí)鐘周期，FPGA通過(guò)梅森素數旋轉核產(chǎn)生的隨機數被輸入(接入)“定制指令”，每個(gè)時(shí)鐘周期產(chǎn)生一個(gè)結果。12條“定制指令”與模塊的兩片FPGA匹配，利用雙精度浮點(diǎn)邏輯輸出12×150M=1.8G結果/秒。通過(guò)額外倍頻，可預期實(shí)現性能為上述性能的兩倍。

對比不同架構的浮點(diǎn)能力持續性能與峰值性能十分有趣。表2給出了四種可能解決方案的單精度浮點(diǎn)峰值性能。由于布萊克-斯科爾斯公式需要常規加法與乘法函數以外更多的函數(指數、平方根等)，布萊克-斯科爾斯結果的總GFLOPS未作統計。

表3給出了布萊克-斯科爾斯結果與峰值GFLOPS的比例，作為比較持續性能與峰值性能的一種相對衡量方法。相比峰值性能，FPGA達到了最佳持續性能。相比另外兩種加速器的單精度邏輯，FPGA的雙精度邏輯具有最優(yōu)原始性能以及最優(yōu)的“性能/瓦”參數。

對許多包含并行性或可流水化的算法而言，由于裕量連接帶寬可實(shí)現用戶(hù)自定義的數據通路，這樣，邏輯可在一個(gè)時(shí)鐘周期內訪(fǎng)問(wèn)存儲器或訪(fǎng)問(wèn)另一個(gè)邏輯塊的結果，從而使FPGA的持續性能可接近峰值性能。由于固定架構具備預先確定的用以實(shí)現不同功能的邏輯塊集合，所以可以為FPGA配置支持某種給定算法的最優(yōu)邏輯函數比例來(lái)實(shí)現器件資源的最佳利用。