基于MAXl01A的1GHz數字射頻存儲器的設計與實(shí)現
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(3)時(shí)鐘CLK和DCLK
MAXl01A的所有輸入時(shí)鐘和輸出時(shí)鐘都是差動(dòng)的。輸入時(shí)鐘CLK和DCLK是MAXl01A的基本定時(shí)信號。CLK和DCLK通過(guò)內部一個(gè)50 Ω電阻傳輸線(xiàn)鎖到內部電路。只有一對CLK和DCLK輸入端被驅動(dòng)，而其他對耦端子通過(guò)該50 Ω傳輸線(xiàn)接到-2 V。對簡(jiǎn)單電路連接而言，任一對輸入端子都可以用作被驅動(dòng)的端子。DCLK和／DCLK是由輸入時(shí)鐘產(chǎn)生的輸出時(shí)鐘，用于數據分組A和B的內部輸出定時(shí)(A組數據在DCLK的上升沿后有效。B組數據在下降沿后有效)。在正常模式下，它們是輸入時(shí)鐘速度的一半的時(shí)鐘信號。MAXl01A可以工作在輸入時(shí)鐘高達500 MHz的頻率上。
(4)輸出模式控制(DIVl0)
當MAXl01A的DIVl0腳接地時(shí)，它工作于檢測模式。這時(shí)輸入時(shí)鐘被10分頻，從而將輸出數據和時(shí)鐘頻率降至1／5，但仍保證輸出時(shí)鐘的占空比為50％，而接輸出定相的時(shí)鐘保持不變，這樣每5個(gè)輸入采樣值中就有4個(gè)被丟掉。反之，當DIVlO腳懸空時(shí)，它被內部電阻拉低，MAX-lolA工作于正常模式。
(5)布線(xiàn)、接地和電源
正常工作時(shí)，MAxl01A需要一個(gè)+5×(1±0．01) V的正電源和一個(gè)-5．2×(1±0．01)V的負電源。用高質(zhì)量的0．1μF和0．01μF的陶瓷電容，將VTT和Vcc電源旁路，并且在盡可能靠近引腳的地方接地。需將所有接地引腳接到地平面，可優(yōu)化抗噪聲性能并提高器件的應用精度。本文引用地址：http://dyxdggzs.com/article/157330.htm
3 數據緩存模塊設計
數據緩存器使用Ahera公司的FLEXlOKE系列CPLD。該設計利用FLEXlOKE器件實(shí)現高速FIFO，由于作為數據緩存的FIF0的輸入輸出時(shí)鐘頻率不能相同，所以必須使用雙時(shí)鐘FIFO。且該類(lèi)器件用低電壓供電，大大降低了系統功耗，提高了系統的靈活性和可靠性。
本文所介紹的系統使用VHDL硬件描述語(yǔ)言來(lái)對FLEXlOKE進(jìn)行編程，編程環(huán)境為MAX+PLUSⅡV9．6扳本。
VHDL編程采用模塊式設計。首先建立4個(gè)模塊，即FIF0、MUX、counterl、counter2。其中的FIFO既可以調用lpm-FIF0(dualClock)來(lái)修改其中的一些關(guān)鍵參數以符合要求，也可以手工編寫(xiě)程序實(shí)現，這里采用調用宏模塊的方式。值得注意的是，FIFO的輸入輸出時(shí)鐘頻率不同，因此必須采用雙時(shí)鐘FIF0。MUX、counterl、counter2是配合FIF0使用的多路復用器和分頻器(計數器)，均應手工編寫(xiě)其源程序。幾個(gè)子模塊完成以后，要新建一個(gè)總的系統模塊(system)來(lái)調用子模塊，以在system模塊中完成系統端口的定義以及各個(gè)子模塊之間的邏輯關(guān)系描述。這種設計有利于邏輯設計的集成化，從而為后續的改進(jìn)提供方便。圖2為編譯通過(guò)后的系統仿真波形圖。
4 結束語(yǔ)
本文以DRFM設計為核心，著(zhù)重介紹了DRFM的數據采集前端的設計思路和方法。在超高速數據采集領(lǐng)域，數百兆乃至1 GHz的采樣速度非但在國內，即就在國外也是電路設計的難點(diǎn)。使用基于SRAM的CPLD可以有效避開(kāi)使用高速FIFO作為緩存器帶來(lái)的高功耗、高開(kāi)銷(xiāo)的影響。數據緩存可以在一個(gè)片子內實(shí)現，降低了硬件的復雜度，減小了系統的功耗。更加值得關(guān)注的是，這類(lèi)CPLD具有icr，即在電路可重配置，可以通過(guò)對其編程的方法其修改電路功能，這樣就為后續的系統改進(jìn)打下了良好的基礎。
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