25G高速無(wú)源通道的設計挑戰

OIF CEI-11G LR和10G Base KR規范已發(fā)布了好幾年。隨著(zhù)100Gbps標準的不斷演進(jìn)，出于互連密度和功耗的考慮，單通道的速率也逐漸從10Gbps演變?yōu)楦叩乃俾?。比如OIF CEI-25G LR就試圖將單通道的速率從11Gbps提高到25Gbps，與此同時(shí)，將功耗限制在前一版本的1.5倍以?xún)?。雖然CEI-25G LR并未被正式發(fā)布，但一些最基本的通道參數卻已在草案中被基本確定下來(lái)。在SerDes廠(chǎng)商和無(wú)源通道廠(chǎng)商的不懈推動(dòng)下，10Gbps+的速率被不斷地刷新。一些半導體廠(chǎng)商先后推出了15Gbps、20Gbps的SerDes，Avago公司更是在今年的DesignCon上展示了符合CEI-25 LR草案的背板驅動(dòng)器和高達30Gbps的SerDes。

　　雖然25Gbps背板規范并未被發(fā)布，相關(guān)的SerDes也還未量產(chǎn)，但光通信廠(chǎng)商早就開(kāi)始了40Gbps DQPSK的應用，將PCB上單一通道的速率推進(jìn)到20Gbps。背板方面，雖然國內廠(chǎng)商只能拿到15Gbps的SerDes，但毫無(wú)疑問(wèn)，不用多久，20Gbps以上的SerDes也會(huì )被開(kāi)放。因此，本文將試圖對25Gbps無(wú)源通道設計時(shí)遇到的挑戰(尤其是在信號完整性方面)進(jìn)行分析和探討。

　　一個(gè)完整的25Gbps鏈路的構成通常如圖1所示。

　　圖1：25Gbps完整鏈路示意，TP1~TP4為測試點(diǎn)。

　　25Gbps鏈路也是一個(gè)典型的點(diǎn)對點(diǎn)拓撲，發(fā)射端和接收端均做了信號處理，即我們通常所說(shuō)的均衡。一般發(fā)射端被稱(chēng)為加重，接收端被稱(chēng)為均衡。其中發(fā)射端的加重又分為預加重和去加重;接收端的均衡又分為模擬均衡和數字均衡，分別為CTLE和DFE。發(fā)射端和接收端的均衡通常被用來(lái)補償數據在有損鏈路中傳輸時(shí)的損耗，以便在接收端獲得張開(kāi)的眼圖以及符合規范的BER。25G無(wú)源通道主要被用于芯片間(chip-chip)，芯片與模塊間(chip-module)或者背板的應用中。在信號完整性方面遇到的挑戰主要包括傳輸損耗、反射和串擾。

　　對抗傳輸損耗

　　無(wú)源通道就像一個(gè)低通濾波器，總是會(huì )降低傳輸信號的幅度。信號在通過(guò)連接器、PCB走線(xiàn)、過(guò)孔、IC引腳和線(xiàn)纜等無(wú)源鏈路中的每一部分時(shí)，總會(huì )造成幅度上的損失和抖動(dòng)的累積。當信號到達接收端時(shí)，眼圖通常已經(jīng)閉合(圖2、圖3)。作為鏈路的設計者，通常需要設法降低傳輸過(guò)程中的損耗，這也被稱(chēng)為插損。以背板為例，25Gbps無(wú)源通道的損耗主要由高速連接器、過(guò)孔和走線(xiàn)造成。