IC平臺專(zhuān)用標準產(chǎn)品的快速定制化

在對器件級的可配置能力和適應能力的需求不斷增長(cháng)的情況下，為了支持持續變化和解決系統應用的需求，可編程平臺作為解決這一問(wèn)題的可行方案引起越來(lái)越多的關(guān)注。專(zhuān)用標準產(chǎn)品ASSP(Application一specIficStandard Product)一般用于嵌入式軟件中，允許不同的終端用戶(hù)制定自己的方案，在產(chǎn)品的生命周期里開(kāi)發(fā)一系列硬件功能或加入新的功能部件作些改動(dòng)。在基于平臺的設計環(huán)境中，除了嵌入式軟件外，硬件的定制化在傳統的基于單元工藝中變得越來(lái)越困難。特別是深亞微米效應影響了整個(gè)設計成本，而且需要昂貴的難以使用的新工具；另外，非再生工程(NRE)成本與技術(shù)節點(diǎn)之間呈現出非線(xiàn)性增長(cháng)關(guān)系，主要是因為整個(gè)掩膜組的費用和實(shí)現的時(shí)間的長(cháng)度隨著(zhù)工藝復雜度增加而增加。要克服這些局限性，利用嵌入式FPGA做的ASSP定制化的例子已有介紹。這些方法的主要不足是，從面積和速度方面來(lái)說(shuō)，FPGA是低效率的。解決的方案是采用小邏輯尺寸的嵌入式FPGA。為了容納定制化所需大量邏輯電路，結構陣列近來(lái)已經(jīng)在市場(chǎng)中出現。本文給出這種應用程序預定范圍的綜合解決方法．該應用基于單元設計和FPGA中間件。文中討論了所提出的IC平臺的系統結構，特別介紹了定制化流程中緊密相關(guān)的兩個(gè)方面：系統級設計過(guò)程的自動(dòng)化和在通道可編程邏輯平臺中的集成化。對目標ASSP的軟硬件生產(chǎn)流程和設計與時(shí)間周期復雜性之間的協(xié)調作了詳細的說(shuō)明。

1 系統結構
ASSP主要是由外圍帶有可定制化邏輯門(mén)的嵌入式設計模塊組成。通過(guò)一開(kāi)始就采用部分已配置好的設備來(lái)消減產(chǎn)品開(kāi)發(fā)時(shí)間，這些配置好的設備具有類(lèi)似ASIC(特定用途集成電路)的性能和表面面積。用這種典型的方法來(lái)實(shí)現的主要焦點(diǎn)集中在知識產(chǎn)權(IP)部分(這部分是用來(lái)確保不同的設計都能適應平臺)，容許最大程度靈活性的可配置邏輯的數量以及與系統其他部分相互作用的可編程邏輯的數量。所提出的AssP主要在于計算機的外圍應用。這類(lèi)產(chǎn)品的典型IP是通用串行總線(xiàn)(USB)接口、中斷控制器、直接存儲訪(fǎng)問(wèn)通道(DMA)、1個(gè)或多個(gè)微型處理器、一些定制的其他邏輯。這個(gè)設備容許標準的IP在裝置好的平臺上運行，用戶(hù)可以根據平臺需要采用專(zhuān)一的通道掩膜來(lái)制定可編程通道陣列?？删幊剃嚵械募赡軌蜻\行以下基于系統配置部分的邏輯功能：
◇通過(guò)專(zhuān)用協(xié)處理器接口與系統微處理器緊密相連的協(xié)處理器；
◇主從總線(xiàn)；
◇通用I/0處理器；
◇中斷通道；
◇通過(guò)使用數據強耦合存儲端口與微處理器快速數據通信的數據通信橋。

系統芯片建立在一個(gè)通用的多層次的32位外圍通信總線(xiàn)上，與先進(jìn)的微處理器總線(xiàn)結構(AMBA)規格相配。系統微處理器是ARM946ES。配有8KB的指令存儲器，4KB的數據存儲器，以及16KB+16KB的指令和數據緊密耦合存儲器。先進(jìn)微處理器總線(xiàn)結構的測試控制接口，一個(gè)DMA和USB設備作為控制連接在主32位寬的先進(jìn)高性能數據總線(xiàn)(AHB)上。AHB的總線(xiàn)矩陣的主要功能是處理片上的源程序和通道可編程陣列之間的通信。

通道可編程陣列通過(guò)1個(gè)專(zhuān)用完全控制AHB接口與系統的主要總線(xiàn)相連。32位的先進(jìn)外圍總線(xiàn)(APB)與標準外圍相連接，就像1個(gè)通用異步收發(fā)報機(uART)，1個(gè)主I2C控制器，1個(gè)通用I/O控制器，1個(gè)看門(mén)狗，1個(gè)中斷控制器和1個(gè)系統時(shí)鐘和復位發(fā)生器。中斷處理器能夠處理32層高敏邊緣中斷線(xiàn)。時(shí)鐘和復位發(fā)生器產(chǎn)生所有系統復位時(shí)鐘相位。因為所有的時(shí)鐘都是從一個(gè)可編程的鎖相環(huán)開(kāi)始綜合的，故系統能夠采用一個(gè)非常靈活的方法改變空閑時(shí)的運轉頻率。由于通道可編程區域能夠使用高達10個(gè)不同的直接由時(shí)鐘發(fā)生模塊控制的時(shí)鐘主頻，故與可配置區域相映射的協(xié)處理器邏輯可以以一個(gè)雙倍于整個(gè)系統時(shí)鐘的頻率運行。下面集中講述硅定制化流程從高層的應用到物理的設計(這個(gè)流程在目標系統中執行應用)。

2 ASSP定制化流程
基于系統內核，包括硬件可配置范圍，最理想的目標是有效地利用系統資源,這個(gè)目標引發(fā)定制化流程的定義．即即應用軟件在高度抽象層使用結構特性。在2．1部分中主要講述系統級到RTL級的設計流程，而RTL級到硅定制化的設計流程將在2．2部分中講述。

2.1系統級到RTL級
基于內核的結構，最終用戶(hù)加入自己的硬件和軟件部分來(lái)擴展固定的平臺功能，與設計目標平臺相匹配。采用基于平臺的設計方法，系統能快速為更廣的應用采取接口綜合方法來(lái)擴展和定制。

自動(dòng)進(jìn)程產(chǎn)生：①所有線(xiàn)索邏輯，如地址解碼器、混合判優(yōu)中斷優(yōu)先權解碼器，即所有這些將平臺和擁有不同通信協(xié)議的硬件部分連接起來(lái)的邏輯。②低層的軟驅動(dòng)和中斷服務(wù)程序。

接口綜合方法進(jìn)程要求系統在用戶(hù)設計環(huán)境中作為平臺數據庫來(lái)建模。圖1是關(guān)于采用基于平臺設計流的詳細說(shuō)明。設計的第一步是收集屬于系統功能確認方面的可行的應用規格說(shuō)明，然后功能模塊在處理層分析判斷得出一個(gè)周期精確的說(shuō)明。后兩個(gè)模塊容許接口綜合方法快速執行多個(gè)不同的平臺配置，然后執行最終系統的結構探測和模擬仿真。因為主要結構細節(硬件資源和軟件驅動(dòng))能夠最終被用戶(hù)應用訪(fǎng)問(wèn)，所以以上所講述的過(guò)程是可行的。系統評估和調試的最后階段，當可執行目標代碼從塊映射到軟件產(chǎn)生時(shí)．從應用塊映射到硬件生成RTL。獲得RTL的說(shuō)明只是2．2節所要講述的設計流程的起點(diǎn)。生成可執行目標代碼代表實(shí)現了運行于用戶(hù)化的ASSP之上的最終的軟件應用。

2.2 RTL級到版圖的設計
ASSP硬件定制化制作如圖2所示，每個(gè)制作設計中卻采田這樣的過(guò)程 RTL的過(guò)程是前面步驟中用作物理制作流的輸入而產(chǎn)生的．綜合任務(wù)由ASSP約束條件集成而來(lái)，通過(guò)評估包含可編程邏輯通道的實(shí)際環(huán)境產(chǎn)生這此約束條件。實(shí)際環(huán)境包括不同操作條件(電壓和溫廈)下的時(shí)鐘、輸入輸出延遲。ASSP的物理設計確定約束，而約束條件的使用率又被看作ASSP客戶(hù)化的關(guān)鍵因素。ASSP客戶(hù)化的可制作性和生產(chǎn)的預期要充分利用第一次執行的結果。實(shí)際上運行于不同時(shí)間段上的順序流所產(chǎn)生的通道模式是不同的。這些通道模式保留了其余沒(méi)有變化的層次，而且，應用結構的規律性削減了應用于典型的ASlC的深度微?；饔?。

3 設計事例說(shuō)明
通過(guò)執行一個(gè)快速定制化的測試事例來(lái)說(shuō)明系統設計到硅片實(shí)現的流程。如圖3所示，用C語(yǔ)言編程來(lái)有效實(shí)現功能層，然后與平臺傳輸層模塊交互，把這個(gè)模塊的SW和HW的部分分開(kāi)，改進(jìn)周期測試水準。硬件部分映射到掩膜可編程陣列，包括同等ASCI門(mén)和雙端口存儲器分區，邏輯運行一個(gè)單個(gè)進(jìn)程。這個(gè)進(jìn)程調用ARM處理器，數據請求GPIO邏輯和28 K位的雙端口存儲器。其中雙端口存儲器分成六個(gè)不同的分區，用作樣本緩沖和微處理器數據強耦合存儲端口。制作整個(gè)流程所需的時(shí)間是：軟硬件需1周，電阻晶體管邏輯需1周；幾個(gè)常用的描述信號處理邏輯，每個(gè)需要3周的時(shí)間來(lái)完成通道制作和頂層的制作處理。硅樣本的初次測試很成功，完成第1片硅和相關(guān)的系列產(chǎn)品所需時(shí)間證明，所采用的工藝周期時(shí)間與標準的單元實(shí)現時(shí)間相比有很大的改進(jìn)。二次和進(jìn)一步相關(guān)產(chǎn)品的物理實(shí)現流程所要求的時(shí)間長(cháng)短取決于設計工藝的使用。這種工藝能夠一次流程完成一個(gè)掩膜層的制作，而標準核設計需要在設計流程上有一個(gè)新的突破。

4 硅實(shí)現
系統芯片的設計采用0．13μmCMOS六金屬層的硅工藝；芯片面積23mm2，可配置的可編程邏輯占整個(gè)芯片面積的30％；在標準環(huán)境下(室溫25℃，電壓1．2v)，通過(guò)采用信號處理應用程序測試的可配置邏輯的頻率高達l 60 MHz。主要性能有：靜態(tài)隨機訪(fǎng)問(wèn)存儲16 KB，數據、指令緊密耦合存儲器各為16 KB，數據高速緩存4 KB，指令高速緩存8KB；芯片面積4.04.7 mm2，系統總線(xiàn)速度235MHz；可編程通道邏輯面積3.12.3 mm2，總線(xiàn)速度160 MHz。

5 結論
專(zhuān)用標準產(chǎn)品ASSP的特定目標是快速硅制作和相關(guān)自動(dòng)化制作工藝。設計方法鎖定于HW/SW建模，以及運行于A(yíng)SSP體系結構和可編程通道邏輯上的應用程序的設計和改進(jìn)。尤其是ASSP的單掩膜制作被證實(shí)了能夠縮短時(shí)間周期，削減ASSP相關(guān)產(chǎn)品的掩膜成本。在一特定產(chǎn)品開(kāi)發(fā)或應用領(lǐng)域，是選擇采用標準單元ASIC還是FPGA，很大程度上取決于存儲容量的擴展、面市時(shí)間的要求以及其他成本?？删幊掏ǖ澜Y構的規律性使其更易于大規模制作，更具可靠性，而且減少了深亞微米問(wèn)題.