基于SRIO協(xié)議的板級芯片互聯(lián)技術(shù)

所有直接I／O包和DOORBELL包的發(fā)送都由LSU模塊執行。直接I／O包內包含了數據本地DSP地址、目標設備ID及數據在目標SRIO設備上需要保存或讀取的地址，DSP通過(guò)配置總線(xiàn)對發(fā)送端口配置一系列MMRs作為傳輸描述符，在包傳輸之前硬件自動(dòng)把它們加在包頭。啟動(dòng)SRIO傳輸后數據自動(dòng)實(shí)現DSP內部存儲空間(L2 SRAM)到SRIO發(fā)送端口緩沖區的DMA數據傳輸，處理器參與的僅僅是配置過(guò)程，而真正的數據搬移過(guò)程全由DMA完成，并且包信息中包含了接收端口的ID及地址信息，數據在接收端口由MAU模塊自動(dòng)DMA到包頭信息指定的地址空間，對用戶(hù)來(lái)說(shuō)是完全透明的。
2．4 C6455的SRIO關(guān)鍵事務(wù)處理
SRIO的邏輯層采用的是包格式來(lái)交換數據，所有包的有效載荷最大為256字節。事務(wù)就是指向SRIO地址空間的加載存儲及DMA的操作，其中最為關(guān)鍵重要的就是NREAD(讀操作)、NWRITE(寫(xiě)操作)、DOORBELL(門(mén)鈴操作)。通過(guò)SRIO包的這幾種事務(wù)處理可以實(shí)現互連器件間的數據傳輸。在發(fā)送DSP的SRIO端口和接收DSP的SRIO端口都需要首先進(jìn)行初始化，包括使能端口，配置端口工作模式，設置和使能PLL模塊，設置設備ID及數據傳輸速率(注意發(fā)送和接收端口速率要求一致)。在初始化完成后，通過(guò)循環(huán)查詢(xún)SRIO端口狀態(tài)寄存器來(lái)判斷鏈路的連接成功與否。一般情況下，鏈路會(huì )很快連接成功，否則前述的初始化配置可能有錯。鏈路連接成功后，就可以進(jìn)行讀寫(xiě)和門(mén)鈴操作。在系統測試中，發(fā)送端DSP通過(guò)寫(xiě)操作發(fā)送完一幀數據，隨即發(fā)送一個(gè)門(mén)鈴數據包，門(mén)鈴數據包在接收端DSP上產(chǎn)生一個(gè)系統中斷告知數據到達有效，于是接收端DSP又將一個(gè)門(mén)鈴數據包發(fā)送回發(fā)送端DSP，同樣產(chǎn)生一個(gè)中斷給發(fā)送端DSP，發(fā)送端DSP收到中斷后又繼續發(fā)送下一個(gè)數據幀，如此循環(huán)往復實(shí)現高速傳輸數據。

3 C6455與Virtex5-LXT的串行接口互聯(lián)
在DSP+FPGA復合架構中，DSP的優(yōu)勢在于，對新型及復雜算法開(kāi)發(fā)上只需較短的時(shí)間，并能夠快速靈活地移植到新一代DSP處理器上；而FPGA的最大優(yōu)勢在于，通過(guò)并行處理實(shí)現的效能最大化。因此通過(guò)SRIO實(shí)現DSP和FPGA的互聯(lián)可以達到兩者的優(yōu)勢互補。如圖3中，通過(guò)DSP的一個(gè)SRIO端口和一個(gè)Virtex5 LX50T實(shí)現SRIO連接，每一個(gè)FPGA都可以通過(guò)SRIO通道訪(fǎng)問(wèn)SRIO網(wǎng)絡(luò )上的任何資源。用于SRIO的Xilinx端點(diǎn)IP解決方案針對RapidIO規范(v1．3)而設計，完整的Xilinx端點(diǎn)IP解決方案包括用戶(hù)收發(fā)數據接口邏輯、傳輸控制及緩存邏輯、SRIO物理層IP，以及SRIO管理配置寄存器實(shí)現邏輯4部分。

結 語(yǔ)
在多處理器互聯(lián)處理系統實(shí)現方案中，SRIO是最佳的數據互聯(lián)方式之一。高帶寬、低延時(shí)、引腳少、DMA傳輸、低軟件復雜度滿(mǎn)足了飛速發(fā)展的高速實(shí)時(shí)數據處理對性能的要求。C6455間的SRIO高速通信滿(mǎn)足不同應用軟件設計的靈活性，DSP和FPGA的SRIO通信提高了多處理器系統的計算能力，通過(guò)SRIO通信方式構建的計算網(wǎng)絡(luò )提供了共享式分布處理，能輕松滿(mǎn)足不同應用領(lǐng)域高速發(fā)展的海量數據高速處理需求。