基于FPGA的NoC驗證平臺的構建

其流程簡(jiǎn)述如下：1)根據硬件架構思想和模塊化設計策略將用HDL語(yǔ)言描述的NoC連接到FPGA硬件平臺；2)初始化配置FPGA硬件平臺，在PC機上編寫(xiě)NoC測試軟件，并通過(guò)Jtag線(xiàn)下載到MPU上運行，配置TG產(chǎn)生指定流量，并注入到NoC中；3)當FPGA平臺運行時(shí)，即當數據在NoC各個(gè)交換節點(diǎn)之間傳送或停止傳送時(shí)，用戶(hù)可以隨時(shí)改變配置以產(chǎn)生不同的流量，來(lái)測試NoC在不同流量下的性能，并隨時(shí)監聽(tīng)測試平臺的運行情況；4)將TR收集到的數據在NiosⅡIDE的控制臺顯示，并保存數據。然后對收集到的數據進(jìn)行統計處理，并以圖形的方式直觀(guān)顯示待測NoC的性能。

3 NoC性能統計處理
在驗證平臺中，采用PC機對NoC中運行之后相關(guān)的數據進(jìn)行處理，并借助于第三方工具將處理結果以圖形方式顯示，以直觀(guān)表示NoC的性能。該平臺對于課題組設計的Mesh結構的NoC進(jìn)行了功能驗證和性能評估。
主要處理包括平均網(wǎng)絡(luò )吞吐量和最近收到的80個(gè)數據包從發(fā)送端到接收端的網(wǎng)絡(luò )平均延時(shí)以及誤碼統計，下面簡(jiǎn)單介紹性能評估的方法：
1)網(wǎng)絡(luò )平均吞吐量 對于TR收集到的收包個(gè)數通過(guò)PC讀取之后，繪制性能曲線(xiàn)圖。以歸一化仿真時(shí)間為基準，以相同時(shí)間段中收集的數據包數目作為網(wǎng)絡(luò )總吞吐量。

式中，總運行時(shí)間xlO％表示取歸一化時(shí)延的l／l0。
圖4給出了在不同流量模型下，每包4個(gè)數據片時(shí)，所設計NoC的網(wǎng)絡(luò )平均吞吐量。

2)平均網(wǎng)絡(luò )延遲 對于TR收集到的最近80個(gè)數據包從發(fā)送端到接收端的延遲信息，以歸一化仿真時(shí)間為基準，計算平均網(wǎng)絡(luò )延遲：

式中，P是發(fā)包總數，每個(gè)包的延遲為L(cháng)i，那么Latency就是一段時(shí)間內的平均網(wǎng)絡(luò )延遲。
圖5給出了在不同流量模型下，在相同仿真時(shí)間段中接收到的數據包的平均網(wǎng)絡(luò )延遲。圖6給出了在相同的流量模型-均勻地址，自相似流量模型下，在相同仿真時(shí)間段中，對于每包分片不同時(shí)的平均網(wǎng)絡(luò )延遲。

3)誤碼統計 表l給出了誤碼個(gè)數統計表，這里所設計的NoC是有保障服務(wù)，因此，在NoC運行過(guò)程中并不產(chǎn)生誤碼。驗證結果與實(shí)際設計相一致。

4 結束語(yǔ)
本文提出了一種基于FPGA的NoC驗證平臺。詳細討論了該驗證平臺中FPGA硬件平臺和NoC軟件的基本功能，并闡述了TG／R，MPU，MPI以及NoC軟件的可重用性等特點(diǎn)。通過(guò)一個(gè)實(shí)例仿真驗證的結果說(shuō)明了該驗證平臺的基本功能和優(yōu)越性。目前正在開(kāi)發(fā)不同參數化的流量模型，以便將該平臺用于對各種不同NoC的驗證。