FPGA架構的功耗及影響功耗的用戶(hù)選擇方案

　　7 Block RAM的構建

　　多個(gè)Block RAM常?？梢越M合起來(lái)構成一個(gè)大型RAM。組合的方式可以對功耗意義重大。時(shí)序驅動(dòng)的方法是并行訪(fǎng)問(wèn)所有RAM。例如，可以用4個(gè)2k×9 RAM構成一個(gè)2k×36 RAM。這個(gè)較大RAM的訪(fǎng)問(wèn)時(shí)間與單個(gè)Block RAM相同;然而，其每次訪(fǎng)問(wèn)的功耗卻相當于4個(gè)Block RAM的功耗之和。

　　一種低功耗的解決方案是用4個(gè)512×36b RAM 構成同樣的2k×36b RAM。每次訪(fǎng)問(wèn)都會(huì )預先解碼，以選擇訪(fǎng)問(wèn)4個(gè)Block RAM之一。盡管預解碼延長(cháng)了訪(fǎng)問(wèn)時(shí)間，但較大RAM每次訪(fǎng)問(wèn)的功耗卻與單個(gè)Block RAM大致相同。

　　低功耗研究

　　1 降低電壓

　　降低電壓是減少功耗的最有效方式之一，而且隨之而來(lái)的性能下降對許多并不要求最高性能的設計來(lái)說(shuō)是可以接受的。不過(guò)，目前FPGA的工作電壓范圍很小，在某些電壓敏感型電路上還不能使用。

　　在Xilinx研究實(shí)驗室，CLB電路被重新設計成能在降低許多的電壓下工作，以便在較低功耗情況下提供寬裕的性能權衡余地。例如，對于90nm工藝，電壓下降200mV可降低功耗40%，最高性能損失25%;電壓下降400mV可降低功耗70%，最高性能損失55%。

　　2 細粒度電源開(kāi)關(guān)

　　可編程邏輯設計特有的開(kāi)銷(xiāo)之一是并非所有片上資源都用于給定的設計?？墒?，未使用的資源保持供電狀態(tài)，并以漏電功耗的形式增加了總功耗。模塊級電源開(kāi)關(guān)可分別關(guān)掉未使用模塊的供電。每個(gè)模塊通過(guò)一個(gè)電源開(kāi)關(guān)耦接到電源。開(kāi)關(guān)閉合時(shí)，該模塊工作。開(kāi)關(guān)斷開(kāi)時(shí)，該模塊從電源有效斷開(kāi)，從而使漏電功耗降到1/50～1/100。電源開(kāi)關(guān)的粒度可以小到單個(gè)CLB和Block RAM。在設計中，這些電源開(kāi)關(guān)可以通過(guò)配置比特流進(jìn)行編程，也可由用戶(hù)直接控制或通過(guò)訪(fǎng)問(wèn)端口控制。實(shí)際設計的基準測試結果表明，細粒度電源開(kāi)關(guān)可減少漏電功耗30%。

　　3 深睡眠模式

　　便攜電子產(chǎn)品的主要要求之一是器件空閑時(shí)功耗極低或無(wú)功耗。以Xilinx Spartan-3A FPGA為例，該芯片可通過(guò)進(jìn)入休眠模式來(lái)達到此目的，這需要外部控制，蘇醒緩慢，且不能恢復FPGA狀態(tài)。設計動(dòng)態(tài)控制上述細粒度電源開(kāi)關(guān)，令其關(guān)閉所有內部模塊供電，僅保留配置和電路狀態(tài)存儲組件為供電狀態(tài)。這樣形成的狀態(tài)是一種深睡眠模式，其漏電功耗為額定功耗的1%～2%，保存FPGA狀態(tài)，退出此模式僅需數微秒。

　　4 異構架構

　　電路的最高時(shí)鐘頻率取決于其時(shí)序關(guān)鍵型路徑的延遲。非關(guān)鍵型路徑的速度可以較慢而不影響整體芯片性能。在大型系統中，可以有幾個(gè)速度關(guān)鍵型模塊(如處理器中的數據通路)，其他模塊可以是非關(guān)鍵型(如緩存)。

　　當今的FPGA就功耗和速度而言是相同的;每個(gè)CLB 均有同樣的功耗和速度特性。異構架構可降低功耗，這種架構包含一些低功耗(同時(shí)也較慢)的模塊，方法是在低功耗模塊中實(shí)現非關(guān)鍵型模塊。這樣做不影響整體芯片性能，因為時(shí)序關(guān)鍵型模塊并未損失性能。

　　創(chuàng )建異構架構的一種方法是，分配兩條核心供電軌，即一條高電壓軌(VDDH)和一條低電壓軌(VDDL)。FPGA的每個(gè)器件用嵌入式電源開(kāi)關(guān)選擇這二者之一，并相應采用高速度或低功耗特性。設計的詳細時(shí)序確定之后，電壓選擇便告完成，所以只有非關(guān)鍵型模塊才應以VDDL供電。

　　創(chuàng )建異構架構的另一種方法是，將FPGA分成不同的區，并將這些區分別預制為具有高速度和低功耗特性?？梢杂貌煌娫措妷?、不同閾值或通過(guò)若干其他設計權衡條件來(lái)實(shí)現這些區。要避免性能下降，設計工具必須將設計的時(shí)序關(guān)鍵型器件映像成高速度區，而將非關(guān)鍵型器件映射成低功耗區。

　　5 低擺幅信令

　　隨著(zhù)FPGA容量增加，片上可編程互連的功耗越來(lái)越大。減少這種通信功耗的一種有效方法是使用低擺幅信令，其中導線(xiàn)上的電壓擺幅比電源電壓擺幅低得多?，F今，低擺幅信令常見(jiàn)于在高電容性導線(xiàn)(如總線(xiàn)或片外鏈接)上進(jìn)行通信的情況。低擺幅驅動(dòng)器和接收器比CMOS 緩沖器更復雜，所以占用更多芯片面積。但是，隨著(zhù)片上互連逐漸成為總體功耗的較大組成部分，低擺幅信令的功耗優(yōu)勢將證明增加設計復雜性是值得的。當然，FPGA用戶(hù)不會(huì )看到內部信號電壓的差異。

　　圖3所示為具有上述某些概念的FPGA架構，其可編程異構架構由高速度和低功耗兩個(gè)區組成。一個(gè)片上功耗模式控制器可管理各種降功耗模式，即深睡眠模式、懸掛模式和休眠模式。在架構內部，可以用專(zhuān)用的供電開(kāi)關(guān)關(guān)掉每個(gè)邏輯塊的電源。通過(guò)布線(xiàn)架構的通信信號流經(jīng)低擺幅驅動(dòng)器和接收器，以降低互連功耗。

　　圖3 具有多種降低功耗解決方案的概念架構

　　結論

　　除了目前用于現代FPGA設計的能源優(yōu)化方案，一些用戶(hù)設計決策也可以產(chǎn)生顯著(zhù)的功耗效益?？梢灶A見(jiàn)，未來(lái)的新技術(shù)中會(huì )有更大膽地遏制功耗的架構解決方案，從而使新的FPGA應用成為可能。