基于FPGA與SRAM的大容量數據存儲的設計

　　以下是一段用VHDL語(yǔ)言描述的控制RAM的讀寫(xiě)操作時(shí)序的程序代碼：

　　程序中，在進(jìn)行讀寫(xiě)操作時(shí)，片選使能信號CE_SRAM及輸出使能信號OE_SRAM始終為低電平。

　　第0時(shí)刻到第2時(shí)刻在進(jìn)行寫(xiě)操作：第0時(shí)刻地址線(xiàn)addr_SRAM和數據線(xiàn)data_SRAM同時(shí)賦新值，控制線(xiàn)WE_SRAM、LB_SRAM、UB_SRAM要經(jīng)歷一個(gè)窄脈沖的變化過(guò)程，RAM在獲取到此控制線(xiàn)下降沿信息后，便知開(kāi)始進(jìn)行寫(xiě)操作。需要注意的是，雖然數據在第0時(shí)刻已賦到數據線(xiàn)上，但因為寫(xiě)操作是控制線(xiàn)低電平有效，所以數據線(xiàn)上真正發(fā)生數據更新是在控制線(xiàn)變?yōu)榈碗娖街?，因此，數據線(xiàn)上的實(shí)際更新時(shí)刻是在第2個(gè)時(shí)刻。

　　第3、4狀態(tài)是進(jìn)行讀操作：在讀寫(xiě)轉換時(shí)刻，也就是在第3時(shí)刻如前所述需給數據線(xiàn)上送高阻態(tài)。這樣，讀取數據的時(shí)序關(guān)系由系統時(shí)鐘進(jìn)行控制，在第3時(shí)刻給地址線(xiàn)上送要讀取的地址，第4時(shí)刻將數據端口上的數據送出。這里需注意的是，讀取數據要比讀取地址晚一個(gè)時(shí)刻。從而，完成了對外部RAM的讀寫(xiě)操作控制。

　　4結論

　　該系統已應用在羅蘭—C導航接收機的信號處理中。實(shí)驗證明，此設計可靠穩定地完成了大容量高速異步數據存儲，進(jìn)一步提高了系統的性能。