FPGA時(shí)序收斂

　　異步邏輯的劣勢

　　異步代碼會(huì )產(chǎn)生難以約束、仿真及調試的邏輯。異步邏輯往往產(chǎn)生間歇性錯誤，而且這些錯誤幾乎無(wú)法重現。另外，無(wú)法生成用于檢測異步邏輯所導致的錯誤的測試平臺。

　　雖然異步邏輯看起來(lái)可能容易檢測，但是，事實(shí)上它經(jīng)常不經(jīng)檢測;因此，設計人員必須小心異步邏輯在設計中隱藏的許多方面。所有鐘控邏輯都需要一個(gè)最短建立與保持時(shí)間，而且這一點(diǎn)同樣適用于觸發(fā)器的復位輸入。以下代碼采用異步復位。在此無(wú)法為了滿(mǎn)足觸發(fā)器的建立與保持時(shí)間需求而應用時(shí)序約束。

　　下列代碼采用同步復位。但是，大多數系統的復位信號都可能是按鍵開(kāi)關(guān)，或是與系統時(shí)鐘無(wú)關(guān)的其它信號源。盡管復位信號大部分情況是靜態(tài)的，而且長(cháng)期處于斷言或解除斷言狀態(tài)，不過(guò)其水平仍然會(huì )有所變化。相當于系統時(shí)鐘上升沿，復位解除斷言可以違反觸發(fā)器的建立時(shí)間要求，而對此無(wú)法約束。

　　只要我們明白無(wú)法直接將異步信號饋送到我們的同步邏輯中，就很容易解決這個(gè)問(wèn)題。以下代碼創(chuàng )建一個(gè)稱(chēng)為 sys_reset 的新復位信號，其已經(jīng)與我們的系統時(shí)鐘 sys_clk 同步化。在異步邏輯采樣時(shí)會(huì )產(chǎn)生亞穩定性問(wèn)題。我們可以采用與階梯的前幾級進(jìn)行了’與’運算的梯形采樣降低此問(wèn)題的發(fā)生幾率。

　　至此，假定您已經(jīng)慎重實(shí)現了所有邏輯的同步化。不過(guò)，如果您不小心，則您的邏輯很容易與系統時(shí)鐘脫節。切勿讓您的工具鏈使用系統時(shí)鐘所用的本地布線(xiàn)資源。那樣做的話(huà)您就無(wú)法約束自己的邏輯。切記要明確定義所有的重要邏輯。

　　以下 VHDL 代碼采用賽靈思 BUFG 原語(yǔ)強制 sys_clk 進(jìn)入驅動(dòng)低延遲網(wǎng)絡(luò ) (low-skew net) 的專(zhuān)用高扇出緩沖器。