利用FPGA加密芯片的抗DPA攻擊電路設計

1．3 預充電技術(shù)的實(shí)現

普通邏輯門(mén)不能提供持續轉換活動(dòng)，邏輯門(mén)的輸入不變將導致門(mén)的數據獨立。解決這個(gè)問(wèn)題要通過(guò)增加預充電電路來(lái)提供變換。當時(shí)鐘為高時(shí)，連接預充電電路輸入一個(gè)預充電相位，連接點(diǎn)變化到邏輯O；當時(shí)鐘為低時(shí)，電路輸入計算相位，實(shí)際計算完成。在FPGA上采用預充電邏輯的目的是要求在預充電相位期間slice的輸出必須是邏輯O，有兩種方式來(lái)完成。在一個(gè)Xilinx的slice中，每個(gè)LUT后跟著(zhù)專(zhuān)門(mén)的多路選擇器和內存單元，可配置為寄存器或鎖存器。這里考慮使用多路復用器和內存單元來(lái)實(shí)現預充電，每種方法各有優(yōu)點(diǎn)和缺點(diǎn)：
(1)使用時(shí)鐘控制的多路復用器來(lái)實(shí)現預充電功能。將每個(gè)片子中單獨的內存單元作為寄存器，但是除了寄存器的普通時(shí)鐘還要分配一個(gè)反向時(shí)鐘。這種方法的缺點(diǎn)是復制一個(gè)時(shí)鐘信號并生成直接和互補信號將明顯增加功耗和電路面積，布線(xiàn)也將復雜化。
(2)使用內存單元作為帶有反向使能輸入的異步清零鎖存器來(lái)實(shí)現預充電功能。只需要一個(gè)單獨信號給寄存器和預充電鎖存器，預充電功能由連接反向使能輸入和鎖存器的清零輸入實(shí)現，使用這種方法的缺點(diǎn)是專(zhuān)門(mén)設計的寄存器存儲器需要一個(gè)單獨的slice。

2 DES加密模塊的實(shí)現

要在FPGA上實(shí)現安全防護結構來(lái)確保關(guān)鍵部件的功耗恒定。這里選擇從雙軌和預充電技術(shù)在FPGA上實(shí)現旁路安全防護邏輯。當前的技術(shù)水平需要在FPGA上進(jìn)行精確控制布局和布線(xiàn)。下面從S盒硬件宏的實(shí)現和DES加密核的實(shí)現來(lái)介紹基于FPGA的DES加密模塊實(shí)現。
2．1 S盒硬件宏的實(shí)現

S盒的設計是DES算法關(guān)鍵部分，S盒設計的優(yōu)劣將影響整個(gè)算法性能。在采用FPGA實(shí)現時(shí)，應從資源和速度的角度出發(fā)，有效利用FPGA可配置屬性，充分考慮器件內部結構，盡可能使兩者都達到最優(yōu)。在設計中，由于綜合工具的介入，所輸出的網(wǎng)表很難被設計者所理解，同時(shí)要找到一種更好的方法來(lái)控制組合電路，因此要建立硬件宏模塊，簡(jiǎn)稱(chēng)硬宏。這與傳統的設計流程不同之處是要充分利用：FPG Editor的功能，目的是從FPGA底層結構的配置上實(shí)現雙軌和預充電技術(shù)。
通過(guò)Xilinx提供的FPGA Editor工具，首先讀入布局布線(xiàn)后輸出的NCD文件，并將其轉化為新的NVD文件，再送往BitGen軟件，進(jìn)行布局布線(xiàn)的優(yōu)化，最終在FPGA內部來(lái)建立目標電路，把它存為一個(gè)宏文件便于在上層進(jìn)行調用。要注意兩個(gè)問(wèn)題：建立硬宏需要進(jìn)入到slice內部，準確控制Slice內部的器件選擇和器件之間的連線(xiàn)，防止設計出錯；宏的功能驗證要建立仿真模型，直接編寫(xiě)一個(gè)行為仿真模型后在上層設計中調用這個(gè)仿真模型，要確保仿真模型和宏之間的一致性。

2．2 DES加密核的實(shí)現

DES算法的基本流程如下：首先，輸入明文通過(guò)初始置換，將其分成左、右各為32位的兩個(gè)部分，然后進(jìn)行16輪完全相同的運算。經(jīng)過(guò)16輪運算后，左、右半部分合并在一起經(jīng)過(guò)一個(gè)末置換(初始置換的逆置換)，于是整個(gè)算法結束。在每一輪運算中，密鑰位移位，然后再從密鑰的56位中選取48位。通過(guò)一個(gè)擴展置換，將數據的右半部分擴展為48位，并通過(guò)一個(gè)異或操作與一個(gè)48位密鑰結合，通過(guò)8個(gè)S盒將這48位替代成新的32位數據，再通過(guò)一級置換操作，這四步操作即為函數f。
S盒是DES中的非線(xiàn)性模塊，直接決定DES算法的安全性。在函數f的實(shí)現中，采用上面的思路，使用例化調用了S盒。DES加密核的VHDL設計思路如下：首先調用庫函數構造ROM，然后使用VHDL語(yǔ)句進(jìn)行行為描述。這種方法要結合器件的內部結構，對于小容量的ROM采用數組描述，大容量的ROM應采用元件的方式來(lái)實(shí)現。在VHDL設計中，庫函數、子程序的調用以及元件的調用和使用間接變量，都是影響速度的主要因素。由此得到DES Core的接口定義如下：