基于統一功率格式的SoC的低功耗方案設計

為了幫助日益壯大的設計隊伍，EDA行業(yè)必須為設計人員提供能夠使整個(gè)流程順利執行的自動(dòng)化解決方案。這些解決方案必須對功率進(jìn)行優(yōu)化，同時(shí)滿(mǎn)足所有其它的設計和市場(chǎng)要求，包括速度、成本和IC制造良率。

　　功率問(wèn)題概況

　　通過(guò)在系統級進(jìn)行權衡取舍，作出相關(guān)決策，可以最大限度地降低消費設備的功率和能耗。有關(guān)系統劃分 (亦即確定哪一種功能性由硬件還是軟件來(lái)實(shí)現)、元件及IP選擇的決策，對降低功率和系統性能及功能性的影響最大。

　　例如。在一個(gè)基于硬盤(pán)的MP3播放器中，對功率管理而言，關(guān)鍵的架構性特征之一是軟件控制數據緩沖系統，其允許硬盤(pán)每次提供相當于長(cháng)度幾分鐘的 音樂(lè )，然后停止旋轉，等待下一次的音樂(lè )。盡管現在許多移動(dòng)電話(huà)都已在架構級對語(yǔ)音通信進(jìn)行了高度優(yōu)化，來(lái)自消費者的壓力仍然迫使設計師增加從電郵到流視 頻，乃至MP3播放器的大量其它功能。

　　這樣一來(lái)，系統設計師又不得不使用越來(lái)越激進(jìn)的架構來(lái)管理功率。為了支持這種工作，EDA行業(yè)不斷提高自身的系統級功率建模工具，以向系統設計人員提供關(guān)于其架構性決策的影響的反饋信息。

　　圖：在設計中與golden RTL協(xié)作，通過(guò)DVFS和功率門(mén)控技術(shù)，在全設計流程中系統化地使用UPF來(lái)降低動(dòng)態(tài)和靜態(tài)功耗。

　　硬件功率管理技術(shù)

　　一旦確定了系統架構，選定了主要的應用IC，就可以運用各種硬件功率管理技術(shù)了。

　　RTL設計人員可以利用各種技術(shù)，如時(shí)鐘門(mén)控、邏輯和單元電路級功率優(yōu)化，以及多線(xiàn)程電壓設計等，作為一個(gè)標準的基于綜合的設計流程的一部分。 這些技術(shù)的自動(dòng)應用可以降低功耗，同時(shí)保持性能、可測試性與可制造性。但這需要一個(gè)集成時(shí)鐘門(mén)控單元和邏輯單元的庫來(lái)提供多個(gè)驅動(dòng)力度和多個(gè)閾值電平，還 需要工具來(lái)使用這些單元庫的功能?，F在的EDA工具就具有這類(lèi)能力，而這些技術(shù)的使用也越來(lái)越普及。而更加激進(jìn)的功率管理方法仍在設計原則和EDA工具能 力的前沿。

　　動(dòng)態(tài)功率與V2成正比，故要把動(dòng)態(tài)功率降至最小，關(guān)鍵在于降低電源電壓。設計人員已開(kāi)始采用片上多電壓域：較高的電壓域用于高性能模塊，比如處 理器和緩存;較低的電壓域用于其它工作頻率較低的模塊。該方案需要在工作電壓不同的模塊間插入電平轉換器。這種大膽的設計是根據主要元件(比如處理器)的 工作負載，動(dòng)態(tài)地為它們分配電源電壓和時(shí)鐘頻率，被稱(chēng)為動(dòng)態(tài)電壓頻率調變(DVFS)技術(shù)。

　　隨著(zhù)工藝幾何尺寸不斷縮小到90納米、65納米及以下，漏電流問(wèn)題越來(lái)越突出，限制了手持設備的電池壽命。為了把泄漏功率降至最低，設計人員開(kāi) 始采用功率門(mén)控技術(shù)—關(guān)斷未在使用的模塊的電源，通常是利用片上開(kāi)關(guān)關(guān)斷。這樣，在那些斷電和上電的域間就需要隔離單元，還需要一種策略來(lái)保 存關(guān)斷期間的狀態(tài)。

　　對于那些有峰值處理要求(如視頻編碼/解碼)但又有大量時(shí)間處于空閑狀態(tài)下的消費應用而言，這些技術(shù)極為有效。利用一種自適應功率管理方案，設計人員就可以最大限度地提高所設計芯片的性能，而當設計中某些模塊的工作負載減少時(shí)使其以超低功率模式工作。

　　通過(guò)正確的硬件設計及其它因素，DVFS和功率門(mén)控技術(shù)可通過(guò)軟件來(lái)控制，實(shí)現大幅度節能，延長(cháng)電池壽命。

　　這些自適應技術(shù)都需要更加智能的設計自動(dòng)化技術(shù)和更加靈活的IP。設計人員需要一種辦法來(lái)詳細說(shuō)明功率意圖，即明確哪一個(gè)域由哪一個(gè)電源供電， 哪一個(gè)域可被關(guān)斷，以及什么時(shí)候采用什么策略來(lái)保存關(guān)斷期間的狀態(tài)。設計人員一般都希望這種設計意圖的確定與RTL無(wú)關(guān)，因為特定的RTL模塊在不同的應 用中可能有不同的功率意圖。

　　因此，實(shí)現工具需要設置功率意圖，并在適當的位置插入電平轉換器、隔離單元和保持寄存器，并把功率正確路由到芯片中的所有器件。尤其是，這些工具需要對信號進(jìn)行適當緩沖，亦即，當需要信號時(shí)緩沖器上電，不需要時(shí)關(guān)斷。這些路由規則中有一部分可能會(huì )變得相當復雜。

　　簽核工具現在必須包含電壓依賴(lài)性時(shí)序和功率網(wǎng)格完整性。驗證(規則的和動(dòng)態(tài)的)必須能夠處理因增加功率門(mén)控技術(shù)而產(chǎn)生的設計行為的變化。IP供 應商也必須協(xié)助開(kāi)發(fā)出范圍更廣泛的低功率IP，包括電平轉換器、隔離單元、保持觸發(fā)器和功率門(mén)控開(kāi)關(guān)。為了支持DVFS，還必須對單元庫進(jìn)行特性化以用于 大電壓范圍，而不僅僅局限在一兩個(gè)特殊的工作點(diǎn)上。

　　統一功率格式

　　幸運的是，業(yè)界主流公司已開(kāi)始聯(lián)手協(xié)作推出低功率解決方案，把更加自動(dòng)化的EDA工具、更靈活的IP、標準 格式和功耗要求更嚴格的工藝技術(shù)整合到真正的端到端解決方案中。最近，Accellera標準組織內有一大批領(lǐng)先的半導體、EDA和IP公司聯(lián)盟正在積極 開(kāi)發(fā)一種統一功率格式(UPF)。UPF提供了一個(gè)機制來(lái)描述與RTL無(wú)關(guān)設計的功率意圖。它允許設計人員定義功率門(mén)控所需的功率域、隔離策略和保持策 略。它還允許設計人員定義電平轉換器策略和功率狀態(tài)表，用來(lái)處理多個(gè)功率域。利用UPF，可以使全設計流程中的所有工具統一化，以實(shí)現和驗證同一套功率降 低策略。

　　在設計中與golden RTL協(xié)作，通過(guò)DVFS和功率門(mén)控技術(shù)，在全設計流程中系統化地使用UPF來(lái)降低動(dòng)態(tài)和靜態(tài)功率。