用于SOC或塊級時(shí)鐘的可配置分頻器

時(shí)鐘是SOC或塊級設計最重要的組成部分之一，在設計概念構思/規劃階段中，需要很好地定義和理解時(shí)鐘的架構。單個(gè)SOC擁有各類(lèi)模塊，如內核、閃存、存儲器和外設，這些模塊需要在不同頻率下運行。它們的最大運行速率可能受到所使用的實(shí)現技術(shù)、實(shí)施架構、功率目標、以及IP訪(fǎng)問(wèn)時(shí)間等因素的限制。時(shí)鐘分頻器電路是必不可少的，它可以從主鎖相環(huán)（PLL）/振蕩器時(shí)鐘，或任何系統時(shí)鐘中產(chǎn)生分頻時(shí)鐘，并將不同的分頻時(shí)鐘饋送到不同的器件模塊。由于時(shí)鐘也可以被應用驅動(dòng)，時(shí)鐘分頻器必須是可配置的。需要可配置性的原因有很多，包括：

* 以較低的頻率運行系統時(shí)鐘，從而減少動(dòng)態(tài)功耗。
* 以高于或低于處理器的頻率運行外設的狀態(tài)機。
* 設置發(fā)送/接收外設幀的波特率。

本文闡述了目前SOC中各種可配置時(shí)鐘分頻器邏輯的實(shí)施方案，強調了各自的問(wèn)題、優(yōu)勢及局限性?？膳渲梅诸l有各種實(shí)施方案，但是數字化設計行業(yè)中最簡(jiǎn)單且最經(jīng)常使用的實(shí)施方案包括：

* 紋波分頻器
* 具有50％占空比的基于Div解碼的2N倍分頻器
* 不具有50％占空比的基于時(shí)鐘門(mén)控使能技術(shù)的整數分頻器
* 具有整數分頻和50％占空比的基于多路選擇器的分頻器。

紋波分頻器

圖1：可配置紋波分頻器的電路示意圖。

紋波分頻器是傳統的分頻器，由于它們在安裝和保持時(shí)間上有嚴格的要求，目前的SoC設計中通常避免使用這種分頻器。

優(yōu)勢：

* RTL復雜性最小
* 生成的分頻時(shí)鐘占空比為50％。

局限性：

* 時(shí)鐘時(shí)延隨著(zhù)更高版本分頻時(shí)鐘的應用而增加（時(shí)鐘上升沿的延遲大小排列為DIV16> DIV8> DIV4> DIV2> DIV1。）

如果啟動(dòng)時(shí)鐘和捕獲時(shí)鐘從帶不同分頻因子的不同分頻器產(chǎn)生，這個(gè)缺陷可能導致更大的路徑不一致。

例如，設想一個(gè)帶兩個(gè)紋波分頻器的簡(jiǎn)單時(shí)鐘架構（見(jiàn)下圖），其中一個(gè)用于為內核提供時(shí)鐘，另一個(gè)用于為閃存提供時(shí)鐘。兩個(gè)時(shí)鐘之間的比例必須是4:1。這會(huì )導致設計本身有意想不到的偏差。

圖2：可配置時(shí)鐘示例。

閃存時(shí)延–平臺時(shí)延= 2個(gè)觸發(fā)器的CK-Q延遲

* 即使有時(shí)鐘樹(shù)平衡，也要確保強大的時(shí)序簽收功能，這對于設計進(jìn)入投產(chǎn)階段非常重要。STA工程師需要在四個(gè)不同觸發(fā)器的輸出上定義時(shí)鐘，因為每個(gè)觸發(fā)器都在生成具有不同時(shí)延的時(shí)鐘。這增加了人工工作，需要在設計中人工定義并檢查所有可能生成的時(shí)鐘。

基本RTL如下所示：

圖3：Div解碼分頻器實(shí)施。

在需要分頻的輸入時(shí)鐘的每個(gè)上升沿上都更新一次postscale_count寄存器的值。分頻時(shí)鐘可以從postscale_count寄存器的MSB中產(chǎn)生。下一個(gè)計數寄存器的值取決于分頻因子。

優(yōu)勢：

* 這類(lèi)分頻器擁有最簡(jiǎn)單的RTL。
* 它們產(chǎn)生的輸出時(shí)鐘占空比為50％，且不會(huì )像紋波分頻器一樣導致固有偏移，因為分頻時(shí)鐘總產(chǎn)生于一個(gè)點(diǎn)。

局限性：

* 這類(lèi)分頻器僅限于2N倍分頻。

基于時(shí)鐘門(mén)控使能的整數分頻器或穿通分頻器

圖4顯示了一個(gè)簡(jiǎn)單的穿通時(shí)鐘分頻器實(shí)施過(guò)程。

圖4：基于時(shí)鐘門(mén)控的分頻器。

圖5顯示了3分頻時(shí)鐘生成的波形圖。

M bit m=log2N(max): M bit m=log2N(max)

圖5：3分頻時(shí)鐘生成的波形圖。