用于SOC或塊級時(shí)鐘的可配置分頻器

圖6：基于多路選擇器的分頻器。

以下波形在對輸入時(shí)鐘進(jìn)行三分頻時(shí)生成。

圖7：3分頻波形。

圖8：時(shí)序檢查。

時(shí)序檢查1是從時(shí)鐘上升沿到時(shí)鐘下降沿的半周期設置檢查，因此如果輸入時(shí)鐘被鎖定在極高的頻率，這項檢查將至關(guān)重要（例如為最大程度地減少抖動(dòng)，將鎖相環(huán)輸出鎖定在極高的頻率。）

RTL復雜性低，通常由設計人員選擇是否采用50％占空比的時(shí)鐘分頻器。

優(yōu)勢：

* 50％占空比的整數分頻和不具有50％占空比的分數分頻
* 所有生成的時(shí)鐘采用單源引腳（多路選擇器輸出）。

局限性：

* 需要部署額外的時(shí)鐘門(mén)控檢查，時(shí)序變得至關(guān)重要。

可配置的基于多路選擇器的分頻器作為分數時(shí)鐘分頻器使用

可配置的分數時(shí)鐘分頻器或FCD是基于多路選擇器的分頻器中一個(gè)重要類(lèi)別。分數時(shí)鐘分頻器的重要特征包括：

* 這些分頻器是異步分頻器，分頻器的時(shí)鐘輸出與設計中生成的其他時(shí)鐘異步。
* 這些分頻器不具有50％的占空比。
* 輸出時(shí)鐘的最大頻率（fmax）（f /分頻系數）四舍五入到.5或0
* 輸出時(shí)鐘的最小頻率（fmin）（f/分頻系數）四舍五入到.5或0

所需的輸出頻率實(shí)際上是許多輸入時(shí)鐘周期中輸出時(shí)鐘的平均頻率。

FCD的概念

舉一個(gè)分數時(shí)鐘分頻的例子，就可以理解FCD的概念。

假設時(shí)鐘分頻為1.3 - 這樣時(shí)鐘的最小頻率fmin= 1.5，最大頻率fmax= 1

也就是說(shuō)：輸出時(shí)鐘的10個(gè)周期=輸入時(shí)鐘的13個(gè)周期

設最小頻率的輸出時(shí)鐘周期數為X

設最大頻率的輸出時(shí)鐘周期數為Y

因此

x + y = 10

1.5 x + Y = 13

由此我們解出

x = 6 y =4

這樣，6×1.5=9個(gè)輸入時(shí)鐘周期，將除以1.5， 4個(gè)輸入時(shí)鐘周期將除以1。 1.3分頻的波形圖如下所示。這些分頻器常常用于逐級時(shí)鐘頻率切換，防止在瞬間出現高電流消耗（這可能導致晶體管的Vdd口出現異常電壓下降或上升，破壞設計，并可能引起芯片復位）。時(shí)鐘頻率的步長(cháng)隨著(zhù)設計中每單位時(shí)間允許的最大頻率增加或減少。

圖9：分數時(shí)鐘分頻。

本文結論

本文向人們展示了目前大多數設計中都使用的基本可配置時(shí)鐘分頻器。盡管實(shí)施方案可能會(huì )有所不同，但是可配置分頻器的基本思路是一致的。由于每種時(shí)鐘分頻器各有優(yōu)點(diǎn)和局限性，設計人員在選擇時(shí)鐘分頻器類(lèi)型時(shí)需要格外注意。雖然穿通時(shí)鐘方案使DFT時(shí)鐘更加簡(jiǎn)單，其占空比局限性給時(shí)序團隊在分頻時(shí)鐘域關(guān)閉關(guān)鍵的半周期路徑時(shí)留下了繁瑣的工作?；诙嗦愤x擇器的分頻器提供50％占空比的輸出時(shí)鐘，但可能使DFT時(shí)鐘變得復雜。因此，如果在設計早期，從功能，DFT和時(shí)序方面詳細了解和分析時(shí)鐘的關(guān)鍵性因素，避免時(shí)鐘架構變化，可能會(huì )在之后的時(shí)序收斂階段帶來(lái)意想不到的驚喜。