Xilinx UltraScale?：為您未來(lái)架構而打造的新一代架構

　　UltraScale架構滿(mǎn)足下一代系統級功耗要求

　　隨著(zhù)系統級性能伴隨產(chǎn)品的更新?lián)Q代而不斷得到擴展，人們期望(也是系統要求)功耗也能保持不變或者繼續降低。例如，對于有線(xiàn)通信基礎設備而言，新一代線(xiàn)路卡必須在不改變外形尺寸或功耗水平的前提下支持更高的帶寬或計算性能。盡管我們可能認為這與系統性能提升的本質(zhì)有一些矛盾(通常來(lái)說(shuō)性能提升必然以功耗增加為代價(jià))，但是我們仍可通過(guò)系統集成、電源管理策略以及高級工藝技術(shù)來(lái)持續降低系統功耗。

　　UltraScale架構為每一代All Programmable系列提供了無(wú)可比擬的系統級功耗優(yōu)勢。低功耗的半導體工藝加上芯片和軟件上顯著(zhù)的靜態(tài)、動(dòng)態(tài)功耗門(mén)控技術(shù)使得總的系統功耗比Xilinx 7系列器件(已經(jīng)是目前業(yè)界功耗最低的可編程邏輯器件)還要低50%。

　　降低功耗對設計人員來(lái)說(shuō)意味著(zhù)兩件事：(1)更低的功耗預算和散熱管理要求;(2)更高的速度。這兩點(diǎn)對滿(mǎn)足新一代應用不斷提高的要求極為重要。

　　UltraScale的IP保護與防篡改安全功能

　　幾乎在所有市場(chǎng)都在不斷加大對賽靈思All Programmable FPGA的使用，以至于這些器件正在成為眾多新系統的核心。

　　賽靈思All Programmable器件的不斷普及使得保護器件內的IP與保護器件所處理的數據具有同等重要性。隨著(zhù)安全威脅意識的增長(cháng)，系統安全領(lǐng)域隨即推出了一系列可推動(dòng)設計安全性不斷提高的策略與標準。設計人員在部署需要達到安全標準的產(chǎn)品時(shí)，必須考慮眾多安全威脅或潛在薄弱環(huán)節。簡(jiǎn)要的薄弱環(huán)節列表包括如下內容：大意自滿(mǎn)、不完備的安全措施、后門(mén)漏洞、設計缺陷、器件缺陷、單粒子翻轉、比特流解碼、電子欺詐、特洛伊木馬、回讀、邊帶信道以及故障插入。

　　賽靈思的安全解決方案與創(chuàng )新產(chǎn)品已經(jīng)歷了五代以上的發(fā)展，UltraScale All Programmable架構在這一基礎上引入了多種增強型安全特性，可對載入器件內的IP提供更強的保護并實(shí)現防篡改功能，繼續保持著(zhù)延續賽靈思在安全解決方案領(lǐng)域的領(lǐng)先地位。UltraScale架構在安全性方面的改進(jìn)包括：更強大更先進(jìn)的AES比特流解密與認證方案;更多密鑰模糊處理功能;確保在編程過(guò)程中無(wú)法對加密密鑰進(jìn)行外部訪(fǎng)問(wèn)。這樣就能得到穩定可靠的業(yè)界領(lǐng)先解決方案，滿(mǎn)足不斷變化的新一代安全要求。

　　分析協(xié)同優(yōu)化=可預見(jiàn)性的成功

　　為最嚴格的應用實(shí)現最高水平的集成度、容量和類(lèi)似于ASIC的系統級性能，僅這一項就已經(jīng)頗具挑戰。而UltraScale架構還從20nm平面FET擴展至16nm鰭式FET甚至更高級的技術(shù)，并且從單芯片電路擴展至3D IC，同時(shí)還能在不降低性能的前提下實(shí)現高達90%的最高器件利用率。滿(mǎn)足這些嚴苛目標的唯一途徑就是將UltraScale架構與Vivado設計套件進(jìn)行協(xié)同優(yōu)化。

　　Vivado設計套件是一款全新的SoC增強型設計環(huán)境，最初針對賽靈思7系列器件推出，主要用于未來(lái)十年的All Programmable器件(例如UltraScale架構)。Vivado能解決可編程系統集成與實(shí)現方面的關(guān)鍵設計瓶頸，其生產(chǎn)力相對同類(lèi)競爭開(kāi)發(fā)環(huán)境提高了四倍。

　　要實(shí)現新一代設計提出的超高性能、集成度以及結果質(zhì)量目標，就需要采用全新的器件布局布線(xiàn)方案。傳統FPGA布局布線(xiàn)工具依靠模擬退火作為主要的布局優(yōu)化算法，無(wú)法顧及擁塞程度或總導線(xiàn)長(cháng)度等全局設計指標。要實(shí)現具備多Tb性能的設計，需要采用寬總線(xiàn)而且要求時(shí)鐘歪斜幾乎為零。因此，采用模擬退火這種不考慮總體導線(xiàn)長(cháng)度和擁塞情況的布局布線(xiàn)算法是絕對不可行的。

　　最佳的布局方案取決于多種因素，例如時(shí)序、導線(xiàn)長(cháng)度和擁塞等標準。

　　Vivado設計套件利用多變量成本函數找出最優(yōu)布局方案，這樣，設計人員就可以快速確定布線(xiàn)方案，并使器件利用率達到90%以上且不降低性能。與采用其他解決方案相比，這種方式的運行時(shí)間更短而且結果的變化程度也更小，這樣實(shí)現設計收斂所需的迭代次數就更少，并且性能和器件利用率都達到了業(yè)界前所未有的高水平。

　　UltraScale架構與工藝技術(shù)

　　工藝技術(shù)在任何芯片架構中都是一個(gè)重要的考慮因素，賽靈思UltraScale架構可以支持多種工藝技術(shù)。賽靈思與臺積(TSMC)合作推出的28nm HPL(低功耗高性能)工藝技術(shù)是賽靈思7系列All Programmable器件能夠取得巨大成功的主要因素。憑借之前合作所取得的經(jīng)驗，賽靈思與臺積又開(kāi)發(fā)出了20nm 20SoC平面工藝技術(shù)，用以支持預計將于2013年推出的第一代賽靈思UltraScale All Programmable器件。

　　然而，賽靈思設計UltraScale架構還有另一個(gè)目的，那就是充分利用繼20SoC之后的工藝節點(diǎn)16FinFET所提供的更高的性能、容量和節電性能。另外，在賽靈思“FinFast”開(kāi)發(fā)計劃(該計劃匯集了賽靈思和臺積的優(yōu)秀工程設計人才)的支持下，賽靈思UltraScale架構和Vivado 設計套件針對臺積 16FinFET工藝技術(shù)進(jìn)行了協(xié)同優(yōu)化。這樣，賽靈思與臺積將于2014年推出第二代UltraScale All Programmable器件芯片。

　　結論

　　為了實(shí)現數百Gbps的系統級性能，實(shí)現全線(xiàn)速智能處理，并擴展至Tbps和每秒萬(wàn)億次的浮點(diǎn)運算水平，我們需要采用一種全新的架構方案。賽靈思根據新一代高性能系統需求已經(jīng)開(kāi)發(fā)出了新一代UltraScale架構和Vivado設計套件。UltraScale架構能提供ASIC級的系統性能，滿(mǎn)足最嚴苛的新一代應用要求：即實(shí)現海量I/O和存儲器帶寬、海量數據流、極高的DSP與包處理性能，并在不影響性能的前提下實(shí)現超過(guò)90%的前所未有的器件利用率。

　　UltraScale是業(yè)內首款在A(yíng)ll Programmable架構中應用最前沿ASIC架構增強功能的產(chǎn)品，能夠從20nm平面FET擴展到16nm 鰭式FET，甚至更先進(jìn)的技術(shù)，此外還能從單芯片電路擴展至3D IC。通過(guò)整合臺積的先進(jìn)技術(shù)并與Vivado新一代設計套件實(shí)現協(xié)同優(yōu)化，賽靈思提前一年實(shí)現同類(lèi)競爭產(chǎn)品1.5倍至2倍的系統級性能與集成度。這相當于我們比競爭對手領(lǐng)先整整一代。