模擬IC制程技術(shù)挑戰
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隨著(zhù)終端產(chǎn)品朝向輕薄短小、低耗電和多功能整合三大趨勢發(fā)展，無(wú)論對影像、聲音、省電和體積小的質(zhì)量要求愈來(lái)愈高，模擬制程技術(shù)主要推動(dòng)力量在于分別就設計端和制程端來(lái)達成芯片的功能整合趨勢－這包含了模擬效能、成本以及Time-to-Market的完美平衡。使得系統在快速可靠的功能（數字與模擬）執行下，同時(shí)滿(mǎn)足社會(huì )對于系統變得更小、更快、更省電和價(jià)格更低的期望。
綜觀(guān)模擬IC對質(zhì)量要求不外乎速度(Speed)、精準(Precision)、功率消耗(Power consumption)、電壓控制能力(Voltage capability)、電流控制能力(Current capability)、可靠度(Reliability)和穩定度(Stability) 等七個(gè)技術(shù)評估指針以及制造成本評估指針；并針對不同的應用，特別要求其中一項或數項指針的性能。而鑒于數字技術(shù)的持續快速發(fā)展，如何使模擬IC跟上不斷提升的數字效能，以稱(chēng)職地扮演其在系統內的角色，便成為模擬IC供貨商的主要挑戰之一。這除了更創(chuàng )新的模擬產(chǎn)品設計外，未來(lái)模擬制程技術(shù)的進(jìn)步將扮演著(zhù)更大的貢獻角色。
依據2004年版ITRS（International Technology Roadmap for Semiconductors） Update針對模擬IC所做的技術(shù)藍圖規劃中，點(diǎn)出未來(lái)模擬IC技術(shù)發(fā)展的方向在于持續克服下列挑戰：
首先是模擬與數字電路區塊整合時(shí)的隔離問(wèn)題。由于快速運作的數字電路常會(huì )產(chǎn)生很強的噪聲，進(jìn)而對模擬訊號造成干擾；而除了訊號之外，模擬功能也常需處理電源，其電壓可能動(dòng)輒數十伏特，電流值則以安培計算，在這么高的功率水平之下，如無(wú)良好的隔離保護，稍一不慎即可能摧毀芯片上的邏輯甚至模擬電路。以現階段模擬制程技術(shù)仍無(wú)法有效對數字與模擬區塊隔離提出解決方案時(shí)，對于上述訊號干擾及電源隔離問(wèn)題似乎僅能透過(guò)設計端著(zhù)手，憑借著(zhù)設計者的經(jīng)驗，采取較保守的區塊布置方式以降低可能的訊號干擾或是將組件與電源功能完全隔離。這些要求都讓芯片的整合問(wèn)題更復雜并增加了設計時(shí)間與芯片面積，直接提高了所需的成本。
其次是持續降低模擬電路的操作電壓。由于低電壓、低耗電量和更長(cháng)的電池壽命等可攜式產(chǎn)品應用需求興起，為因應各類(lèi)消費性電子產(chǎn)品對低耗電量和增加電池壽命等的嚴苛需求下，不論數字或模擬IC組件都朝向降低操作電壓以節省動(dòng)態(tài)能耗的方向前進(jìn)。尤其在今日的數字核心電壓已降至1.2 ~1V的情況下，模擬IC動(dòng)輒5V甚至12V的電壓需求便成為系統進(jìn)一步降低能耗的瓶頸，于是如何降低模擬電路的操作電壓便成為模擬制程的發(fā)展重點(diǎn)之一。由表一ITRS技術(shù)藍圖中針對組件操作電壓的趨勢分析中，模擬IC的操作電壓至2009年前希望能降至2.5-1.8V，2010年后甚至希望能進(jìn)一步降至1.8-1.2V；以配合終端產(chǎn)品愈來(lái)愈嚴格的消費電力需求。
表一、ITRS對于組件操作電壓的技術(shù)藍圖
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時(shí)間 |
2003 |
2004 |
2005 |
2006 |
2007 |
2008 |
2009 |
2010 | |
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技術(shù)節點(diǎn) |
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hp90 |
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hp65 |
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hp45 | |
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操作電壓（V） |
數位 |
1.0 |
1.0 |
0.95 |
0.9 |
0.85 |
0.8 |
0.75 |
0.7 |
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模擬 |
3.3-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
1.8-1.2 | |
資料來(lái)源：ITRS 2004 Update(2005/01) ；工研院IEK-ITIS計劃（2006/01）
不過(guò)即使如此，降低操作電壓對于模擬IC而言仍是一條極具挑戰性的任務(wù)。由于噪聲不會(huì )隨著(zhù)電壓下降而減弱，因此模擬功能必須將操作電壓保持在一定水平以提供干凈模擬訊號所需要的電壓準位，如何在降低工作電壓的同時(shí)仍能保持良好的信號噪聲比，將是制程技術(shù)發(fā)展時(shí)所需克服的問(wèn)題。
最后一項挑戰則是如何將先進(jìn)模擬功能成功地整合至以CMOS制程為主的數字芯片之內，以達成系統單芯片（SoC）的目標。不可諱言地，雖然現階段模擬制程仍是各擁山頭的局面，但CMOS制程挾著(zhù)數字IC主流制程的地位，不論在技術(shù)發(fā)展進(jìn)程、晶圓廠(chǎng)產(chǎn)能供應、設備及材料取得價(jià)格等方面，均較其它制程更具競爭優(yōu)勢，實(shí)是未來(lái)持續降低芯片成本的不二選擇。故以長(cháng)期趨勢而言，在微處理器、內存、混訊電路和射頻組件朝向所謂系統單芯片整合的趨勢下，欲同時(shí)達成高度整合效果及低廉成本的目標，勢必仍需采用CMOS技術(shù)。雖然模擬電路初期采用CMOS制程仍不免在效能和噪聲方面有相當疑慮，故目前一些高性能、高頻模擬組件仍采用BiCMOS或SiGe BiCMOS制程；但隨著(zhù)CMOS制程快速發(fā)展，相關(guān)解決方案如SOI(Silicon-On-Insulator)、應變硅(Srained Silicon)及新材料的相繼出現，均使得CMOS組件的模擬/射頻性能愈趨完善。展望未來(lái)，當初以CMOS為基礎所延伸出的特殊制程（如BiCMOS），預計將于2007年一統，重新回歸CMOS制程本身(詳見(jiàn)圖一)，成為未來(lái)發(fā)展SoC（System on a Chip；系統單芯片）的完整制程平臺，此趨勢值得我模擬IC業(yè)者留意。
資料來(lái)源：ITRS 2004 Update (2005/01)；工研院IEK-ITIS計劃（2006/01） 圖一、模擬／混訊／射頻組件制程技術(shù)藍圖一覽
觀(guān)察整個(gè)模擬IC技術(shù)的走向，可發(fā)現CMOS制程的影響力逐漸增增強；尤其對于成本與體積敏感的消費性電子，未來(lái)借著(zhù)CMOS制程來(lái)整合數字與模擬組件以進(jìn)一步降低成本與體積將成為主流發(fā)展方向；是否能確實(shí)掌握CMOS制程的特性，將成為模擬IC設計業(yè)者未來(lái)產(chǎn)品競爭的優(yōu)勢之一，建議我國業(yè)者應詳加留意此趨勢，與代工業(yè)者密切合作，建立相關(guān)技術(shù)能量。
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