富士通將DFM技術(shù)用于其28納米ASIC與混合信號設計

        2011年9月19日 — 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司 (NASDAQ: CDNS)，今天宣布富士通半導體有限公司已經(jīng)采用Cadence® 簽收可制造性設計 (DFM) 技術(shù)，用于其復雜的28納米ASIC及系統級芯片（SoC）混合信號設計。通過(guò)采用Cadence DFM技術(shù)幫助富士通半導體工程師在開(kāi)發(fā)其高端消費電子產(chǎn)品新一代核心芯片中，確保高良品率、可預測性與更快的硅實(shí)現。Cadence的硅實(shí)現端到端數字與模擬流程在Virtuoso定制/模擬與Encounter數字流程中提供了DFM in-design技術(shù)。

       “對市面上的所有供應商進(jìn)行廣泛評估之后，我們選擇了完整的Cadence DFM系列技術(shù)用于我們最高端的ASIC與SoC設計，”富士通半導體有限公司設計平臺開(kāi)發(fā)部System LSI技術(shù)主管Hiroshi Ikeda說(shuō)，“這種可靠的DFM技術(shù)讓我們有充足的信心以最快的周轉時(shí)間、最高的質(zhì)量管理復雜的高級28納米芯片生產(chǎn)。而且無(wú)縫集成到Cadence Virtuoso和Encounter流程，使我們的設計團隊可以非常直接地在其日常工作中采用和發(fā)揮其優(yōu)勢。”

        經(jīng)過(guò)全面的評測之后，富士通半導體公司選擇了Cadence光刻物理分析器、Cadence CMP Predictor和Cadence光刻電子分析器用于其ASIC和SoC設計的28納米in-design物理簽收和多樣性?xún)?yōu)化。

        隨著(zhù)工藝尺寸縮小到28納米以下，Cadence DFM技術(shù)幫助富士通半導體解決精確建模、預測物理及電多變性（布局導致的效應）這些影響芯片良品率與性能的重要挑戰。Cadence in-design DFM簽收工具幫助工程師在數字與定制設計實(shí)現時(shí)分析這些影響，并修正問(wèn)題，而不是像過(guò)去那樣在設計已經(jīng)完成，準備流片的時(shí)候才進(jìn)行DFM簽收檢查，這種方法的風(fēng)險太大、成本太高。

       “我們一直集中資源與領(lǐng)先的晶圓廠(chǎng)合作，提供實(shí)用的流程，確保諸如富士通半導體這樣的公司能夠充滿(mǎn)自信地設計出復雜的芯片，實(shí)現他們達到最高良品率與質(zhì)量的目標，”Cadence硅實(shí)現產(chǎn)品營(yíng)銷(xiāo)部主管David Desharnais說(shuō)，“我們已經(jīng)看到我們的Cadence DFM技術(shù)，特別是‘in-design’DFM，正在被眾多頂尖半導體公司全面采用，因為它獲得了多個(gè)晶圓廠(chǎng)的認證，能夠高效解決設計鏈中重要的銜接問(wèn)題。”

        Cadence光刻物理分析器應用專(zhuān)屬的功能算法提供了直接明了的可升級能力，這樣就實(shí)現了超快的芯片收斂。Cadence CMP Predictor可幫助富士通半導體的工程師通過(guò)廣泛的模擬，及早發(fā)現其生產(chǎn)工藝中的拓撲變化。富士通半導體設計團隊使用Cadence光刻電子分析器對庫進(jìn)行分辨與優(yōu)化，及早發(fā)現因布局的不同而產(chǎn)生的變化，從而確保設計符合其計劃的性能指標。