全景圖像實(shí)時(shí)展開(kāi)在FPGA上的實(shí)現

　　摘要：全景攝像機可以使用一個(gè)攝像頭獲取周?chē)?60°的環(huán)境信息，與以往的多攝像機獲取方法相比大大節省了硬件資源，并且在還原全景圖時(shí)避免了多畫(huà)面拼接產(chǎn)生的“鬼影”問(wèn)題。但由于反射式全景攝像機獲取的畫(huà)面為極坐標視圖，為適應人眼觀(guān)察習慣需要對其進(jìn)行展開(kāi)。本文在FPGA上實(shí)現了對反射式全景圖像的實(shí)時(shí)展開(kāi)，在27MHz系統時(shí)鐘的驅動(dòng)，生成122萬(wàn)像素的展開(kāi)圖像達到了21.97fps的幀速。

　　關(guān)鍵詞：全景攝像機;FPGA;嵌入式系統

　　目前，全景技術(shù)的研究主要將注意力集中在集合變換算法和鏡頭矯正算法的改進(jìn)，對實(shí)時(shí)性問(wèn)題研究較少。本系統利用FPGA對圓形極坐標圖像進(jìn)行實(shí)時(shí)展開(kāi)。

　　系統總體設計

　　本系統在以EP2C70 FPGA芯片為核心的DE2-70開(kāi)發(fā)板上實(shí)現，系統主要模塊如圖1所示。

　　(1)視頻采集模塊：將ADV7180芯片輸出的數字視頻信號采集到SDRAM中緩存，并獲取相應的控制信號。

　　(2)VGA控制模塊：將已經(jīng)處理好的數字視頻信號輸出到ADV7123，之后進(jìn)入VGA顯示器進(jìn)行顯示，并生成VGA控制信號和坐標信號。

　　(3)展開(kāi)算法模塊：利用VGA控制模塊產(chǎn)生的坐標信號對極坐標數字視頻信號進(jìn)行展開(kāi)操作，生成矩形視頻信號。

　　系統模塊設計

　　根據系統框圖，本系統可分為以下幾個(gè)主要模塊：視頻采集模塊、展開(kāi)算法模塊和VGA控制模塊。系統時(shí)鐘為ADV7180產(chǎn)生的27MHz像素時(shí)鐘，保證了采集與處理的同步進(jìn)行。

　　視頻采集模塊

　　視頻采集模塊接收由ADV7180芯片串行輸出的格式為ITU-R BT.656、分辨率為720×525的數字視頻信號，并提取信號中有效像素信息，同時(shí)將其轉換為分辨率為640×480的數字視頻信號，存入SDRAM中，之后，再提取緩存中數據轉換為適合VGA顯示的RGB信號傳輸到后續模塊。

　　ITU-R BT.656解碼器

　　ITU-R BT.656協(xié)議以27MHz速率復用傳送數字視頻數據，其順序是：Cb，Y，Cr，Y，Cb，Y，Cr，?? 其中，Cb，Y，Cr 這三個(gè)字指的是同一個(gè)像素的亮度和色差信號，之后的Y 對應于下一個(gè)像素的亮度。Y、Cb、Cr在傳輸中數據量的比為Y:Cb:Cr=4:2:2。另外，信號同時(shí)包括相應的場(chǎng)、行信號。ITU-R BT.656解碼器的目的是將ADV7180芯片產(chǎn)生的ITU-R BT.656協(xié)議數據流中的8位像素信息提取出來(lái)，并根據協(xié)議中的控制信號生成相應的行列掃描信號與像素有效信號。在提取像素信息的同時(shí)，將數據存儲順序變換為：Y，Cb，Y，Cr，Y，Cb，Y，Cr??。在存入SDRAM時(shí)，偶數地址存儲{Y，Cb}，奇數地址存儲{Y，Cr}。

　　SDRAM控制器

　　SDRAM控制器采集ITU-R BT.656解碼器輸出的像素信號，將其存入DE2-70開(kāi)發(fā)板上的IS42S16160B SDRAM中。系統將其設計為一個(gè)四端口控制器，包括兩個(gè)讀口和兩個(gè)寫(xiě)口，并且使用108MHz時(shí)鐘驅動(dòng)SDRAM控制器和SDRAM芯片，保證在分頻之后，每一個(gè)讀寫(xiě)端口的頻率為27MHz，與像素時(shí)鐘同步。