Cadence推出28納米可靠數字端到端流程

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS) ，宣布推出28納米的可靠數字端到端流程，推動(dòng)千兆門(mén)/千兆赫系統級芯片(SoC)設計，在性能與上市時(shí)間方面都有著(zhù)明顯的優(yōu)勢。在Cadence的硅實(shí)現方法的驅動(dòng)下，在統一化設計、實(shí)現與驗證流程中，通過(guò)技術(shù)集成和對核心架構與算法大幅改進(jìn)，基于Encounter的全新流程提供了更快、更具決定性的途徑實(shí)現千兆門(mén)/千兆赫硅片。通過(guò)與Cadence的模擬/混合信號與硅/封裝協(xié)同設計領(lǐng)域的無(wú)縫綜合，新的數字28納米流程讓設計師能夠全局考慮整個(gè)芯片流程，在高性能、低功耗、混合信號甚至面向移動(dòng)與多媒體SoC的3D-IC設計關(guān)鍵成功因素方面實(shí)現重大突破。

　　即將上市的這種新流程支持Cadence的硅實(shí)現方法，專(zhuān)注于獨一無(wú)二且普遍深入的設計意圖、提取與從RTL到GDSII，然后到封裝。硅實(shí)現是EDA360構想的一個(gè)關(guān)鍵組成部分。

　　“28納米工藝技術(shù)對設計人員來(lái)說(shuō)既是重大的機遇也是嚴峻的挑戰，在功率、性能以及尺寸方面都具有優(yōu)勢，但是也面臨工藝變化和新制造效應的挑戰，”創(chuàng )意電子公司設計與開(kāi)發(fā)部門(mén)主管Albert Li說(shuō)，“我們采用了Cadence的數字端對端流程用于我們首個(gè)28納米設計，因為Cadence公司的提供的千兆門(mén)級/千兆赫設計能力和先進(jìn)工藝節點(diǎn)技術(shù)正是我們公司為客戶(hù)提供服務(wù)所需要的。使用Cadence的數字端對端流程，我們公司不僅能夠處理28納米設計的復雜布局布線(xiàn)、多變性以及制造要求，還能夠在合理的設計周期時(shí)間內應對100+百萬(wàn)門(mén)級的設計。最終可以提高我們公司的生產(chǎn)力并能幫助我們更好地預測服務(wù)的交付進(jìn)度。”

　　這種新流程使高級工藝節點(diǎn)不用再為復雜性而妥協(xié)，可以?xún)?yōu)化28納米的復雜設計，為高級SoC開(kāi)發(fā)提供一個(gè)途徑，使其能實(shí)現在更小工藝尺寸下的成本優(yōu)勢。流程功能的關(guān)鍵是統一基于意圖、提取和聚合的數字設計、實(shí)現與驗證。

　　提升統一意圖的功能包括：

　　• 完整、可靠的28納米設計規則意圖(電學(xué)、物理、DFM)和早期的提前權衡分析，通過(guò)智能導孔與引腳密度優(yōu)化，提供運行時(shí)間方面的兩倍提升。

　　• 早期時(shí)鐘拓撲意圖捕捉和規劃使用物理信息智能優(yōu)化時(shí)鐘門(mén)控，并在設計的合成過(guò)程中平衡時(shí)鐘樹(shù)。

　　提高提取的功能包括：

　　• 突破性的數據提取技術(shù)能夠讓整個(gè)邏輯模塊被簡(jiǎn)單而精確地建模，并在邏輯與物理方面進(jìn)行優(yōu)化，提高千兆門(mén)級的可升級性與設計效率。

　　• 支持分層低功耗和基于OpenAccess混合信號的快速/細節提取，以保證IP和高級SoC快速集成。

　　更快的設計收斂通過(guò)如下功能實(shí)現：

　　• 注重物理考量的pre-mask ECO使困難的功能性ECO操作自動(dòng)化，使設計收斂速度大大加快，并顯著(zhù)地縮短了設計周期。

　　• 突破性的設計內高級分析架構，提供超快、一步式信號完整性與設計流程中的時(shí)序分析收斂，實(shí)現高效設計收斂。