Cadence為復雜的FPGA/ASIC設計提高驗證效率

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司，今天宣布在幫助ASIC與FPGA設計者們提高驗證效率方面取得最新重大進(jìn)展。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標準的全面支持，600多種新功能擴展了指標驅動(dòng)型驗證(MDV)的范圍，幫助工程師實(shí)現更快、更全面的驗證閉合與硅實(shí)現。

　　今天公布的新功能面向當今高級節點(diǎn)設計的驗證流程中存在的低效率。隨著(zhù)設計復雜性的提高，驗證流程經(jīng)常變得支離破碎而且缺乏效率，各種單獨的小流程被開(kāi)發(fā)出來(lái)用于解決這些問(wèn)題，以及復雜信號、低功耗與形式分析。本次推出的新功能通過(guò)MDV將這些小流程連結起來(lái)，而創(chuàng )新的技術(shù)支持獨特的端到端Cadence硅實(shí)現技術(shù)——這是EDA360構想的關(guān)鍵原則，注重統一化的設計意圖、提取與收斂。

　　通過(guò)新發(fā)布的Cadence Incisive®技術(shù)，驗證工程師可以在一個(gè)統一的驗證計劃里，將來(lái)自形式分析與仿真引擎的覆蓋數據融合。額外的功能擴展了驗證意圖的范圍，包括對高級低功耗損壞與隔離仿真的支持，以及自動(dòng)化，用于結合和混合仿真和形式技術(shù)。

　　“作為自動(dòng)化測試設備的領(lǐng)先供應商，驗證對我們的業(yè)務(wù)至關(guān)重要。”Teradyne公司高級硬件主管Rick Burns說(shuō)。“三年前我們采用了MDV來(lái)提高可預測性，以及我們FPGA和ASIC計劃的質(zhì)量。Cadence Incisive數字驗證的全新硅實(shí)現能力以及Virtuoso®模擬仿真將進(jìn)一步增強，這樣我們的客戶(hù)們對我們的開(kāi)發(fā)進(jìn)度信心將不斷提升，從而幫助我們完成更多的業(yè)務(wù)。”

　　通過(guò)這種最新技術(shù)，可借助額外的提取功能及早進(jìn)行錯誤偵測，包括支持即將發(fā)布的 UVM1.0標準用于測試平臺驗證。利用UVM方面10年的技術(shù)經(jīng)驗，Cadence提供了基于UVM的額外的方法學(xué)支持和指標集，包括低功耗、混合信號與加速方法學(xué)。數字混合信號模型到詳盡的晶體管模型的驗證，有限狀態(tài)機與宏的除錯支持，以及在Incisive Verification Kit中對這些技術(shù)的參考實(shí)現，讓項目團隊提高效率。

　　此外，引擎性能的提高能夠加快驗證過(guò)程和驗證計劃的收斂。對于運行數千個(gè)衰退測試的客戶(hù)，全新Incisive Specman Advanced Option支持重新配置和動(dòng)態(tài)裝載e語(yǔ)言測試的種子、e代碼多核匯編等功能，還能對解釋執行和編譯執行的代碼進(jìn)行聯(lián)合調試，將總效率提高了1.4倍以上。其他能加快收斂的功能包括支持多核形式分析，以及速度快1.3倍的SystemVerilog測試平臺仿真。

　　“引擎層面的性能本身還不足以解決驗證問(wèn)題，”Cadence產(chǎn)品管理部主管Thomas Anderson說(shuō)，“在過(guò)去十年來(lái)，隨著(zhù)復雜性的提升，驗證技術(shù)分裂為很多支流，而設計團隊需要的是專(zhuān)注。這樣會(huì )導致統一化驗證流程無(wú)法實(shí)現，使得難以預測驗證流程，或者難以得知任何特定項目在驗證過(guò)程中所處的階段。我們的指標驅動(dòng)型方法，通過(guò)這些全新改良，以統一化的驗證計劃、流程與指標改變了這一切。”