法機構將于明年9月啟動(dòng)基于20nm FDSOI的300mm多項目晶片研究計劃

　　法國兩家半導體研究機構CEA-Leti和Circuits Multi Projets日前宣布，他們將在一項定于明年9月份啟動(dòng)的300mm多項目晶片研究計劃中采用基于20nm制程的全耗盡型SOI工藝制作這種芯片。這次 多項目晶片研究計劃是由歐洲一個(gè)專(zhuān)門(mén)研究SOI技術(shù)的學(xué)術(shù)團體EuroSOI+負責參與支持的。

　　所謂的多項目芯片(multi-project wafer：MPW)，指的是在同一片晶圓上采用相同的制程制出不同電路設計的IC芯片，這樣可以為多家廠(chǎng)商或研究機構的IC設計驗證節約成本，非常適用于產(chǎn)量較小的研究項目，也可以用作廠(chǎng)商驗證不同電路設計效果用途。

　　據CEA-Leti表示，全耗盡型SOI工藝(FDSOI)相比傳統的體硅工藝具備許多優(yōu)點(diǎn)，其受短溝道效應的影響相對較小，同時(shí)仍基于傳統的平面型晶體管設計，這樣便可以延緩廠(chǎng)商轉向復雜的垂直型Finefet晶體管設計的時(shí)間，而且還不需要使用較為復雜的溝道雜質(zhì)摻雜工藝。

　　這種FDSOI技術(shù)的基本特色包括：晶體管的溝道采用未經(jīng)摻雜的設計，絕緣層上硅膜厚度僅為6nm左右，同時(shí)采用了HKMG(High-k絕緣層+金屬柵極)柵極結構;n型，p型管的門(mén)限電壓統一為0.4V。另外開(kāi)發(fā)者還采用Verilog-A語(yǔ)言編寫(xiě)了相關(guān)的開(kāi)發(fā)工具和SPICE數據模型，其它有關(guān)的工藝模擬數據也相當齊全。