美光：下一代DRAM技術(shù)面臨哪些困境？

近年來(lái)，在原廠(chǎng)之間的技術(shù)角逐之中，美光可謂成績(jì)亮眼，無(wú)論在DRAM還是NAND領(lǐng)域都可謂“一馬當先”，不僅率先批量生產(chǎn)176層3D NAND Flash，也是第一個(gè)宣布批量出貨1α DRAM產(chǎn)品的廠(chǎng)商。

另外，在DRAM領(lǐng)域，美光更是三家內存原廠(chǎng)中唯一在1α制程中沒(méi)有導入EUV工藝的廠(chǎng)商。近日有報道稱(chēng)，美光最新1α制程產(chǎn)品擁有0.315Gb/mm2的存儲密度，half pitch為14.3nm，超越了三星1z制程工藝0.299 Gb/mm2的存儲密度，是當前業(yè)內存儲密度最高的產(chǎn)品。

那么，美光作為DRAM技術(shù)發(fā)展的有力推手，在下一代DRAM技術(shù)中面臨哪些技術(shù)和性能挑戰？無(wú)疑對產(chǎn)業(yè)鏈具有借鑒作用。在一次技術(shù)交流會(huì )上，美光對此做了詳細闡述，并以《Scaling and Performance Challenges of Future DRAM》為題公開(kāi)發(fā)表。

Row Hammer攻擊

所謂Row Hammer攻擊是指為了內存容量的增加，DRAM cell越做越小且距離越來(lái)越近，導致存儲器單元泄露電荷并可能造成比特翻轉的意外情況。

圖片來(lái)源：Scaling and Performance Challenges of Future DRAM

Row Hammer問(wèn)題并非新增問(wèn)題，并將在DRAM微縮過(guò)程中愈發(fā)嚴重。雖然，當前通過(guò)采用ECC糾錯技術(shù)緩解了這種情況，卻仍然存在一定的限制。而在1β制程技術(shù)中，若要緩解Row Hammer問(wèn)題，則需要突破性技術(shù)改善。

刷新周期

所謂刷新周期是指對所有DRAM存儲單元恢復一次原狀態(tài)所需的時(shí)間間隔。由于DRAM的存儲位元是基于電容器的電荷存儲，這個(gè)電荷量會(huì )隨著(zhù)時(shí)間和溫度而減少，因此必須定期的刷新，以保持它們原來(lái)記憶的正確信息。

根據公式，刷新周期與單位電容成正比，隨著(zhù)DRAM技術(shù)尺寸微縮，刷新周期性能也將下降。另外，在一定刷新周期內，錯誤率也將隨著(zhù)溫度的升高而增加。而這一特性限制了產(chǎn)品在汽車(chē)領(lǐng)域的使用，因為在汽車(chē)領(lǐng)域中，通常對器件的溫寬要求很高。

來(lái)源：Scaling and Performance Challenges of Future DRAM

感測容限和Vt補償感測放大器（Sensing margin & VT compensated sense amplifier）

隨著(zhù)DRAM器件尺寸微縮，感測容限不斷降低，且由于每個(gè)節點(diǎn)的窄通道效應和短通道效應，感測放大器晶體管Vt的變化加劇。

CMOS技術(shù)

隨著(zhù)CMOS電路不斷縮小，晶體管的關(guān)鍵指標：柵氧厚度不斷縮小，然而當厚度縮小到2nm以下時(shí)，就會(huì )出現明顯的隧穿泄露。因此邏輯芯片廠(chǎng)商開(kāi)始使用High-K工藝，就是使用高介電常數的物質(zhì)替代二氧化硅。

近十年中，DRAM芯片中也使用了High-K工藝，使得DRAM性能提升的同時(shí)降低功耗。在DRAM歷史上，隨著(zhù)數據速率提高以及功耗要求提升，DRAM工作電壓已經(jīng)從5V降低到1.05V。隨著(zhù)DRAM性能要求的分化，CMOS性能有望縮小與邏輯CMOS之間的差距。

圖片來(lái)源：Scaling and Performance Challenges of Future DRAM

隨著(zhù)數據量增加以及對器件性能要求的提升，在實(shí)現1α以下DRAM技術(shù)的發(fā)展過(guò)程中將面臨許多挑戰。存儲廠(chǎng)商將不斷開(kāi)創(chuàng )創(chuàng )新的工藝與材料開(kāi)發(fā)來(lái)克服這些挑戰，持續提供突破和創(chuàng )新的設計方法，滿(mǎn)足未來(lái)的性能及規模需求。