<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>
首頁(yè)  資訊  商機   下載  拆解   高校  招聘   雜志  會(huì )展  EETV  百科   問(wèn)答  電路圖  工程師手冊   Datasheet  100例   活動(dòng)中心  E周刊閱讀   樣片申請
EEPW首頁(yè) >> 主題列表 >> virtex-6

Virtex-II Pro開(kāi)發(fā)板進(jìn)行雙核系統解決方案

  • Virtex-II Pro開(kāi)發(fā)板進(jìn)行雙核系統解決方案,Xilinx Virtex-II Pro開(kāi)發(fā)板為各大學(xué)主要采用的開(kāi)發(fā)板,該板上主芯片XC2VP30內置兩個(gè)硬核PowerPC405,具有30 816邏輯單元、136個(gè)18位的乘法器、2 448 Kbit的Block RAM。國內研究應用多使用該板進(jìn)行單核系統設計,未能
  • 關(guān)鍵字: 系統  解決方案  雙核  進(jìn)行  Pro  開(kāi)發(fā)  Virtex-II  

65nm Virtex-5 FPGA工藝

  • 半導體工業(yè)的最主要特征是工藝不斷進(jìn)步,平均每隔幾年就要升級一次,帶動(dòng)功耗和成本不斷下降,性能不斷提升。從18 ...
  • 關(guān)鍵字: Virtex-5  FPGA  

利用Virtex-5 LXT應對串行背板接口設計挑戰

  • 采用串行技術(shù)進(jìn)行高端系統設計已占很大比例。在《EETimes》雜志最近開(kāi)展的一次問(wèn)卷調查中,有92%的受訪(fǎng)者...
  • 關(guān)鍵字: Virtex-5  LXT  背板接口  

賽靈思繼續以創(chuàng )紀錄的速度投放7系列FPGA

  • 全球可編程平臺領(lǐng)導廠(chǎng)商賽靈思公司 (Xilinx, Inc. )宣布在今年3月最新7系列FPGA產(chǎn)品交付客戶(hù)之后的6個(gè)多月時(shí)間里,已經(jīng)贏(yíng)得了200多項設計,創(chuàng )下業(yè)界前所未有的奇跡。迄今為止,賽靈思已經(jīng)在全球領(lǐng)域發(fā)貨數千款Virtex-7和Kintex-7FPGA,滿(mǎn)足了多種不同應用的需求,這些應用包括高性能?chē)览走_系統和新一代 200G 有線(xiàn)通信橋接器以及超高分辨率醫療成像設備和尖端測量設備等。
  • 關(guān)鍵字: 賽靈思  FPGA  Virtex-7  Kintex-7  

基于Virtex-5的串行傳輸系統的實(shí)現

  • 引言  隨著(zhù)USB 3.0、SATA 3.0、PCI-E 2.0等新串行規范的發(fā)布以及更高速的串并/并串轉換單元(SERDES)芯片的推出引起了業(yè)界對高速差分串行數據傳輸的無(wú)限憧憬。為了解決下一代無(wú)線(xiàn)通信基站中多天線(xiàn)(MIMO)信號處理所帶
  • 關(guān)鍵字: 實(shí)現  傳輸系統  串行  Virtex-5  基于  

基于賽靈思Virtex-5 FPGA的LTE仿真器實(shí)現

  •   功能強大的可編程邏輯平臺使得Prisma Engineering公司能夠針對所有蜂窩網(wǎng)絡(luò )提供可重配置無(wú)線(xiàn)測試設備。長(cháng)期演進(jìn)(LTE)是移動(dòng)寬帶的最3GPP標準,它打破了現有蜂窩網(wǎng)絡(luò )的固有模式。LTE與前代UMTS和GSM標準相比,除采用高頻譜效率的射頻技術(shù)外,其架構還得到了大幅簡(jiǎn)化。LTE系統的無(wú)線(xiàn)接入部分Node-B,是連接無(wú)線(xiàn)電和整個(gè)互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò )之間的邊緣設備。這種架構無(wú)法監測和測試等效于UMTS中間鏈路上的元件。必須通過(guò)無(wú)線(xiàn)電接口,才能有效地測試LTE網(wǎng)絡(luò )元件。   這正是Prisma
  • 關(guān)鍵字: Xilinx  FPGA  Virtex-5  

基于Virtex-5的PCI-Express總線(xiàn)接口設計和實(shí)現

  • 基于Virtex-5的PCI-Express總線(xiàn)接口設計和實(shí)現,本文描述了第三代通用I/O總線(xiàn)PCI-Express產(chǎn)生的背景,分析了PCI-Express總線(xiàn)的主要特點(diǎn)及體系結構。同時(shí)描述了在Xilinx公司Virtex5系列的XC5VLX50T FPGA芯片上實(shí)現PCI-Express x4總線(xiàn)的設計并進(jìn)行的相應傳輸速率的測試。
  • 關(guān)鍵字: 設計  實(shí)現  接口  總線(xiàn)  Virtex-5  PCI-Express  基于  

FPGA電路動(dòng)態(tài)老化技術(shù)研究

  • 1引言FPGA是現場(chǎng)可編程門(mén)陣列(FieldProgrammingGateArray)的縮寫(xiě),用戶(hù)可以編寫(xiě)程序對FPGA內部的邏輯...
  • 關(guān)鍵字: FPGA  XQV100  Virtex  老化  xilinx  

使用Virtex-5 FPGA實(shí)現LTE仿真器

  • LTE系統的無(wú)線(xiàn)接入部分Node-B,是連接無(wú)線(xiàn)電和整個(gè)互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò )之間的邊緣設備。這種架構無(wú)法監測和測試等效于UMTS中間鏈路上的元件。必須通過(guò)無(wú)線(xiàn)電接口,才能有效地測試LTE網(wǎng)絡(luò )元件。

  • 關(guān)鍵字: Virtex  FPGA  LTE  仿真器    

基于Virtex-5 FPGA的音視頻監視系統設計

  • 基于Virtex-5 FPGA的音視頻監視系統設計,引言
    本文探討在Virtex-5 FPGA中實(shí)現設計的一些難題,然后用一個(gè)項目作為示范來(lái)詳解充分利用其功能集的技法。設計過(guò)程包括幾個(gè)步驟,從針對應用選擇適合的Virtex-5開(kāi)始。為便于本文敘述,我們假定IP模塊已經(jīng)過(guò)匯編
  • 關(guān)鍵字: 系統  設計  監視  音視頻  Virtex-5  FPGA  基于  

賽靈思 Virtex-6 HXT FPGA為光通信提供卓越的收發(fā)器性能

  •   全球可編程平臺領(lǐng)導廠(chǎng)商賽靈思公司 (Xilinx, Inc.  )宣布推出支持 40Gbps 和 100Gbps 線(xiàn)路卡的Virtex®-6 HXT FPGA,并可靈活配置各種網(wǎng)絡(luò )速率包括40Gbps、4x10Gbps、100Gbps 和 10x10Gbps 等。此外,憑借其市場(chǎng)領(lǐng)先的收發(fā)器時(shí)鐘抖動(dòng)性能,Virtex-6 HXT FPGA還能滿(mǎn)足新一代通信設備長(cháng)距離光纖網(wǎng)絡(luò )傳輸的需要,且無(wú)需昂貴的外部重定時(shí)器電路。   賽靈思已經(jīng)和Avago Technologies(安華高科技)
  • 關(guān)鍵字: Xilinx  FPGA  Virtex-6  

SiTime為賽靈思FPGA評估套件提供可編程時(shí)鐘方案

  •   2010年9月15,美國加洲森尼韋爾市-全硅MEMS時(shí)鐘技術(shù)方案領(lǐng)導公司SiTime Corporation今天宣布賽靈思(Xilinx)在其Virtex®-6 FPGA ML605評估套件, Spartan®-6 FPGA SP601 和SP605 FPGA評估套件上導入了SiTime可編程全硅MEMS振蕩器。全球可編程平臺領(lǐng)導廠(chǎng)商賽靈思公司在這些評估套件中采用了SiTime的 SiT9102高性能差分振蕩器及各種規格組合的SiT8102可編程高性能振蕩器。   “賽靈
  • 關(guān)鍵字: Xilinx  Virtex  FPGA   

一種基于FPGA的多時(shí)鐘片上網(wǎng)絡(luò )研究與設計

采用Virtex-5嵌入式三模以太網(wǎng)MAC進(jìn)行設計

  • 采用Virtex-5嵌入式三模以太網(wǎng)MAC進(jìn)行設計, 以太網(wǎng)是一個(gè)占據絕對優(yōu)勢的固線(xiàn)連接標準。Xilinxreg; Virtextrade;-5 以太網(wǎng)媒體接入控制器(以太網(wǎng)MAC)模塊提供了專(zhuān)用的以太網(wǎng)功能,它和 Virtex-5 RocketIOtrade; GTP收發(fā)器以及 SelectIOtrade; 技術(shù)相結合,
  • 關(guān)鍵字: 進(jìn)行  設計  MAC  以太網(wǎng)  Virtex-5  嵌入式  采用  
共187條 7/13 |‹ « 4 5 6 7 8 9 10 11 12 13 »
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì )員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
備案 京ICP備12027778號-2 北京市公安局備案:1101082052    京公網(wǎng)安備11010802012473
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>