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東吳證券：2022年芯片EDA行業(yè)研究報告
- 數?；旌?IC 中通常模擬電路是核心，數字電路用來(lái)控制模擬電路實(shí)現特定的算法。在 IC 設計部分，EDA 軟件主要有模擬 IC 和數字 IC 的兩大類(lèi)設計軟件。1.EDA是“半導體皇冠上的明珠”1.1. EDA 是用于 IC 設計生產(chǎn)的工業(yè)軟件EDA 是用來(lái)輔助超大規模集成電路設計生產(chǎn)的工業(yè)軟件。EDA 全稱(chēng)是電子設計自動(dòng)化（Electronic Design Automation），是指用于輔助完成超大規模集成電路芯片設計、制造、封裝、測試整個(gè)流程的計算機軟件。隨著(zhù)芯片設計的復雜程度不斷提升，基于先進(jìn)工
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扎堆上市、納入“十四五”規劃，國產(chǎn)EDA軟件的春天來(lái)了？
- 回顧2021年中國ICT市場(chǎng)，“元宇宙、低代碼、國資云、產(chǎn)業(yè)互聯(lián)網(wǎng)、雙碳”無(wú)疑是令人首先想到的關(guān)鍵詞。那么，資深I(lǐng)CT產(chǎn)業(yè)觀(guān)察者如何用一詞表明自己的身份？答案是：國產(chǎn)EDA。相比上述關(guān)鍵詞，EDA（集成電路設計工具）即便放大到全球范圍，其市場(chǎng)都無(wú)法與前者比較。但市場(chǎng)規模并無(wú)法表明EDA的重要性。如何形容EDA？或許可將其比喻為生物圈的水，沒(méi)有水，碳基生命便無(wú)法存活；沒(méi)有EDA，全球幾十萬(wàn)億的數字經(jīng)濟也無(wú)法發(fā)展。也正是因為EDA如水一般潤物無(wú)聲，所以在中國ICT市場(chǎng)里，其幾乎從未站在舞臺的中央。但在2021
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中國EDA新浪潮的黃金二十年
- 2002年，已在芯片業(yè)浸潤多時(shí)的謝仲輝回到上海。他早年求學(xué)于臺大，參與了新加坡政府一力扶持的特許半導體工廠(chǎng)的建立與運營(yíng)。隨著(zhù)身邊的同事逐漸回流大陸，他意識到國內的芯片工業(yè)正在飛速發(fā)展，急需富有經(jīng)驗的人才為國效力。于是，他選擇了參加國家“909工程”的華虹。挑戰是顯而易見(jiàn)的：相比于國外的大客戶(hù)，國內的芯片設計公司普遍弱小，一個(gè)月的訂單量不過(guò)幾十片、甚至更少，而芯片制造的前期流片投入卻一點(diǎn)都不能少。光是一套掩模版就是幾十萬(wàn)美金，讓諸多設計從業(yè)者望而卻步。為了降低客戶(hù)的前期投入，謝仲輝和他的團隊想到了一個(gè)辦法—
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中科院EDA中心三維及納米集成電路設計自動(dòng)化技術(shù)研究成果
- 研究方向一：三維納米級電路可制造性設計方法及EDA技術(shù)進(jìn)入納米工藝節點(diǎn)，電路的物理結構對工藝容差和設計提出了新的挑戰，可制造性和成品率成為集成電路高端芯片能否實(shí)現批量生產(chǎn)并盈利的最關(guān)鍵因素之一，可制造性設計EDA技術(shù)搭建了溝通電路設計與工藝制造的橋梁，可系統提升納米芯片的良率和性能。實(shí)驗室針對集成電路先進(jìn)工藝制造和設計中存在的基礎性、前瞻性核心問(wèn)題，開(kāi)展三維納米級電路可制造性設計方法及EDA基礎理論和關(guān)鍵技術(shù)研究，構建納米加工與設計協(xié)同優(yōu)化的具有自主知識產(chǎn)權的DFM軟件平臺，形成實(shí)現工藝熱點(diǎn)檢測和寄生參數
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極低功耗SoC設計方法學(xué)及EDA工具
- EDA中心在極低功耗SoC設計方法學(xué)及關(guān)鍵EDA技術(shù)領(lǐng)域開(kāi)展了年的研發(fā)工作，研究設計了亞閾值溫度傳感器、32位亞閾值SAPTL超前進(jìn)位加法器、16位亞閾值B-SAPTL加法器、16x16亞閾值ASYN-B-SAPTL異步乘法器、動(dòng)態(tài)可重構亞閾值邏輯等多款極低功耗電路IP，技術(shù)指標均優(yōu)于文獻報道的同類(lèi)功能電路，研發(fā)了單元電路版圖微調軟件、電路結構自動(dòng)評測工具、電路器件參數優(yōu)化工具、快速High-σ蒙特卡洛分析工具、器件建模工具、PVT敏感的單元電路特征化工具等。極低功耗SoC設計方法學(xué)及關(guān)鍵EDA技術(shù)研究起
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工藝與設計協(xié)同優(yōu)化的PDK與標準單元庫
- EDA中心在PDK設計領(lǐng)域開(kāi)展了十多年的研發(fā)工作，常年服務(wù)于國內外主流Foundry、各大EDA公司和IC設計公司。能夠基于多種語(yǔ)言(Skill/Tcl/Python)開(kāi)發(fā)適用于各種軟件平臺的PDK/oaPDK/iPDK。到目前為止，已經(jīng)基于國內主流Foundry的28nm/40nm/65nm/0.11um eFlash/130nm/180nm/0.35um/1um/3um和700V BCD/TFT/CNT-FET等先進(jìn)工藝成功開(kāi)發(fā)了近20套兼容不同數據標準的商用PDK(包括大陸首套iPDK)。PDK交付
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納米尺度芯片Art DFM仿真平臺
- 基于65/45/40/28納米銅互連和28納米高k金屬柵CMP工藝及DFM設計規則，課題組開(kāi)發(fā)了一套兼顧平坦化和寄生效應、完整兼容業(yè)界主流EDA工具的DFM仿真平臺，該平臺具有超大規模版圖快速處理，ECP/CVD/PVD/CMP工藝模擬、熱點(diǎn)輸出與反標等功能。通過(guò)對版圖進(jìn)行CMP分析和檢查，找出存在熱點(diǎn)的區域進(jìn)行冗余金屬填充，并根據設計需求進(jìn)行修正，形成CMP模擬與參數提取相結合的DFM優(yōu)化流程。DFM平臺解決了復雜超大版圖快速并行處理的技術(shù)難題，可以滿(mǎn)足65/45/40/28納米全芯片規模版圖處理的要求
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納米尺度芯片平坦性工藝仿真工具
- 研究65/45/40/28納米銅互連ECP/CMP及32/28納米HKMG CMP工藝，提出了耦合設計版圖與CMP機理的新型高效CMP建模技術(shù)，開(kāi)發(fā)了多節點(diǎn)銅互連平坦性疊層仿真工具和28納米高k金屬柵DFM解決方案，可動(dòng)態(tài)模擬ECP/CMP、ILD0 CVD/CMP和Al PVD/CMP工藝演進(jìn)過(guò)程，快速實(shí)現平坦性工藝偏差的提取和校正。該仿真工具通過(guò)了CMOS實(shí)測硅片數據驗證，仿真精度和速度達到國際同類(lèi)工具先進(jìn)水平，可應用于全芯片平坦性工藝的檢測分析和設計優(yōu)化。CMP工藝仿真
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中科院：EDA驗證評測技術(shù)
- 針對國產(chǎn)EDA工具應用推廣的平臺化共性技術(shù)問(wèn)題，研究基于國產(chǎn)EDA工具先進(jìn)工藝設計參考流程，以及關(guān)鍵EDA工具的評測技術(shù)，包括EDA工具的功能對比、性能測試、可兼容性、穩定性、易用性等的測試驗證，形成規范的EDA工具評測報告，以此促進(jìn)國產(chǎn)EDA 工具的改進(jìn)、更新和完善，并指導設計企業(yè)選用合適的EDA工具完成芯片設計。該研究?jì)热莴@得北京市科技計劃項目“國產(chǎn)EDA工具產(chǎn)業(yè)鏈應用推廣示范平臺”項目的支持?；谌ㄖ圃O計流程的EDA評測技術(shù)：針對納米工藝全定制設計流程的系列EDA工具開(kāi)展EDA評測技術(shù)研
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中科院：物聯(lián)網(wǎng)新型體系結構
- 基于新型非易失存儲的高能效終端架構技術(shù)：為解決資源受限物聯(lián)網(wǎng)終端的“存儲墻”問(wèn)題，利用MRAM、PCM等新型存儲器，構建異構非揮發(fā)存儲架構。通過(guò)研究軟、硬件協(xié)同的異構存儲架構管理技術(shù)，達到降低內存功耗、減小I/O延時(shí)的目的。此項工作得到國家重點(diǎn)研發(fā)計劃、北京市科技計劃、中科院先導專(zhuān)項的支持。AI計算加速技術(shù)：GPU、ASIC、FPGA等AI加速器是實(shí)現高能效AI計算的重要手段，然而受限于移動(dòng)計算環(huán)境對芯片面積、功耗等的要求，AI加速芯片片上緩存容量有限，當計算深度模型時(shí)需要頻繁訪(fǎng)問(wèn)片外存儲，因此“內存墻”
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中科院：EDA軟件與先進(jìn)算力平臺服務(wù)技術(shù)
- 研發(fā)基于Web的EDA工具授權管理技術(shù)、安全可靠的網(wǎng)絡(luò )架構及VPN解決方案，構建EDA軟件管理系統，實(shí)現license的分時(shí)復用策略，解決昂貴EDA工具靈活授權問(wèn)題。該系統支持EDA工具授權的全信息化管理模式，可實(shí)現License授權管理及分析服務(wù)，幫助用戶(hù)優(yōu)化EDA軟件采購方案，降低用戶(hù)軟件成本。研究EDA資源的平臺化技術(shù)與智能EDA計算技術(shù)，構建集成電路高性能EDA平臺，實(shí)現SaaS化的EDA應用創(chuàng )新服務(wù)模式，平臺提供從EDA工具授權、IP庫選擇、項目管理到高性能計算支撐等完整的云端芯片設計解決方案，
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中科院微電子研究所EDA中心研究方向匯總
- 納米芯片可制造性設計(DFM)技術(shù)：已形成Art-DFMx工具套件，支持65nm-28nm-14nm-7nm的版圖可制造性設計分析，用于面向良率提升和性能提升的版圖優(yōu)化，先進(jìn)工藝CMP工藝后芯片形貌預測；提出了多物理機理耦合建模、基于LDE的有效平坦化長(cháng)度特征提取、多粒度算法并行技術(shù)。部分成果被行業(yè)龍頭企業(yè)應用。獲國家科技重大專(zhuān)項支持。極低功耗設計：研發(fā)了多款性能指標優(yōu)于公開(kāi)文獻報道的亞閾值極低功耗IP以及用于底層低功耗電路優(yōu)化的電路結構-器件尺寸-版圖優(yōu)化工具；研發(fā)亞閾值電路特征化、統計延時(shí)建模、統計時(shí)
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