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ise 2024 文章 進(jìn)入ise 2024技術(shù)社區
ISE時(shí)序約束筆記7——Path-Specific Timing Constraints
- 時(shí)鐘上升沿和下降沿之間的時(shí)序約束 周期約束可以自動(dòng)計算兩個(gè)沿的的約束——包括調整非50%占空比的時(shí)鐘。 例：一個(gè)CLK時(shí)鐘周期約束為10ns，能夠應用5ns的約束到兩個(gè)寄存器之間。 不需要特定路徑應用到這個(gè)例子中。 相關(guān)時(shí)鐘域的約束 為一個(gè)時(shí)鐘進(jìn)行周期約束——以這個(gè)周期約束確定相關(guān)的時(shí)鐘。 執行工具將根據它們的關(guān)系來(lái)決定如何處理跨時(shí)鐘域。 DCM有多個(gè)輸出： —&md
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基于ISE設計提供低功耗FPGA解決方案
- 從Xilinx公司推出FPGA二十多年來(lái)，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現數字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應商及其客戶(hù)關(guān)注的問(wèn)題。 降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設備等新興市場(chǎng)之門(mén)的關(guān)鍵。 Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗。本文說(shuō)明如何應用計算機輔助設計(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。 CMO
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-增量式設計演示
- 6.9 典型實(shí)例12：增量式設計(Incremental Design)演示 6.9.1 實(shí)例的內容及目標 1.實(shí)例的主要內容 6.7節對增量式設計這一方法的基本概念和流程做了全面的介紹。本節將以一個(gè)具體的實(shí)例幫助讀者熟悉增量式設計的操作流程。 本實(shí)例的源代碼參見(jiàn)隨書(shū)光盤(pán)Example6.9。此程序為PC機通過(guò)串口向SRAM寫(xiě)入數據，再由FPGA從SRAM中讀取數據通過(guò)串口將其送到PC機。 本實(shí)例的重點(diǎn)在于設計過(guò)程中是如何應用增量式設計的，而不是如何實(shí)現程序本身的功能。
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧
- 6.7 片上邏輯分析儀(ChipScope Pro)使用技巧 在FPGA的調試階段，傳統的方法在設計FPGA的PCB板時(shí)，保留一定數量的FPGA管腳作為測試管腳。在調試的時(shí)候將要測試的信號引到測試管腳，用邏輯分析儀觀(guān)察內部信號。 這種方法存在很多弊端：一是邏輯分析儀價(jià)格高昂，每個(gè)公司擁有的數量有限，在研發(fā)期間往往供不應求，影響進(jìn)度;二是PCB布線(xiàn)后測試腳的數量就確定了，不能靈活地增加，當測試腳不夠用時(shí)會(huì )影響測試，測試管腳太多又影響PCB布局布線(xiàn)。 ChipScope Pro是ISE下
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：增量式設計（Incremental Design）技巧
- 6.6 增量式設計(Incremental Design)技巧 本節將對ISE下增量式設計做一個(gè)全面的介紹。FPGA作為一種現場(chǎng)可編程邏輯器件，其現場(chǎng)可重編程特性能夠提高調試速度。每次硬件工程師可以很方便地改變設計，重新進(jìn)行綜合、實(shí)現、布局布線(xiàn)，并對整個(gè)設計重新編程。 然而當設計算法比較復雜時(shí)，每一次綜合、實(shí)現、布局布線(xiàn)需要花很長(cháng)的時(shí)間。即使僅僅改變設計中的一點(diǎn)，也會(huì )使綜合編譯的時(shí)間成倍增加。而且更為麻煩的是如果整個(gè)工程的運行頻率很高，對時(shí)序的要求也很?chē)栏?，這樣重新布線(xiàn)往往會(huì )造成整個(gè)時(shí)序錯
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：編譯與仿真設計工程
- 6.5 編譯與仿真設計工程 編寫(xiě)代碼完成之后，一個(gè)很重要的工作就是驗證代碼功能的正確性，這就需要對代碼進(jìn)行編譯與仿真。編譯主要是為了檢查代碼是否存在語(yǔ)法錯誤，仿真主要為了驗證代碼實(shí)現的功能是否正確。 編譯和仿真設計工程在整個(gè)設計中占有很重要的地位。因為代碼功能不正確或代碼的編寫(xiě)風(fēng)格不好對后期的設計會(huì )有很大的影響，所以需要花很多時(shí)間在設計工程的仿真上。 在這一節中將通過(guò)一個(gè)具體的實(shí)例來(lái)介紹如何對編譯工程代碼以及如何使用ISE自帶的仿真工具ISE Simulator進(jìn)行仿真。 1.
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：創(chuàng )建設計工程
- 6.4 創(chuàng )建設計工程 本節將重點(diǎn)講述如何在ISE下創(chuàng )建一個(gè)新的工程。要完成一個(gè)設計，第一步要做的就是新建一個(gè)工程。具體創(chuàng )建一個(gè)工程有以下幾個(gè)步驟。 (1)打開(kāi)Project Navigator，啟動(dòng)ISE集成環(huán)境。 ISE的啟動(dòng)請參見(jiàn)6.2節。 (2)選擇“File”/“New Project”菜單項，啟動(dòng)新建工程對話(huà)框。 會(huì )彈出如圖6.9的對話(huà)框。 如圖6.9所示，新建工程時(shí)需要設置工程名稱(chēng)和新建工程的路徑，還要設置
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FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：ISE軟件的設計流程
- 6.3 ISE軟件的設計流程 Xilinx公司的ISE軟件是一套用以開(kāi)發(fā)Xilinx公司的FPGA&CPLD的集成開(kāi)發(fā)軟件，它提供給用戶(hù)一個(gè)從設計輸入到綜合、布線(xiàn)、仿真、下載的全套解決方案，并很方便地同其他EDA工具接口。 其中，原理圖輸入用的是第三方軟件ECS;狀態(tài)圖輸入用的是StateCAD;HDL綜合可以使用Xilinx公司開(kāi)發(fā)的XST、Synopsys公司開(kāi)發(fā)的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;測試激勵可以是圖
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