FPGA設計開(kāi)發(fā)軟件ISE使用技巧之：增量式設計（Incremental Design）技巧

　　6.6 增量式設計(Incremental Design)技巧

　　本節將對ISE下增量式設計做一個(gè)全面的介紹。FPGA作為一種現場(chǎng)可編程邏輯器件，其現場(chǎng)可重編程特性能夠提高調試速度。每次硬件工程師可以很方便地改變設計，重新進(jìn)行綜合、實(shí)現、布局布線(xiàn)，并對整個(gè)設計重新編程。

　　然而當設計算法比較復雜時(shí)，每一次綜合、實(shí)現、布局布線(xiàn)需要花很長(cháng)的時(shí)間。即使僅僅改變設計中的一點(diǎn)，也會(huì )使綜合編譯的時(shí)間成倍增加。而且更為麻煩的是如果整個(gè)工程的運行頻率很高，對時(shí)序的要求也很?chē)栏?，這樣重新布線(xiàn)往往會(huì )造成整個(gè)時(shí)序錯亂。

　　運用增量式設計可以有效地解決這一問(wèn)題。一方面大大節約綜合、布局布線(xiàn)的耗時(shí)，另一方面可以繼承前一設計中已有的成果，是一種比較常用的設計流程。

　　6.6.1 增量式設計的必要性

　　增量式設計(Incremental Design)方法是一種能在小范圍改動(dòng)情況下節約綜合、實(shí)現時(shí)間并繼承以往設計成果的設計手段。作為一個(gè)流程，增量設計能夠極大地減小布局布線(xiàn)時(shí)間，并且當對一個(gè)近似完整的設計作小的變動(dòng)，可以保持整個(gè)系統的性能。

　　在增量設計中每一個(gè)邏輯分組在Xilinx的FPGA里受到約束以使之只占有自己的空間。在設計中，對當對其中之一的邏輯分組做改動(dòng)時(shí)，一個(gè)增量設計流程可以確保未做改動(dòng)的邏輯分組在進(jìn)行綜合輸出時(shí)不變化。接著(zhù)布線(xiàn)工具對改動(dòng)了的邏輯分組重新進(jìn)行布局布線(xiàn)，而未改動(dòng)的邏輯分組則繼續以前的布局布線(xiàn)結果，這使得整個(gè)設計的布局布線(xiàn)時(shí)間得以削減。

　　增量式設計對一處復雜的設計來(lái)說(shuō)是非常必要的，主要是因為增量式設計有以下兩個(gè)方面的優(yōu)點(diǎn)。

　　1.減小綜合、布局布線(xiàn)的耗時(shí)

　　當僅對大型設計工程的局部進(jìn)行改動(dòng)時(shí)，增量設計流程僅僅改動(dòng)的部分重新編譯，如果改動(dòng)模塊的接口設計恰當，將不會(huì )影響其余部分的綜合與實(shí)現結果，布局布線(xiàn)時(shí)也只對改動(dòng)部分重新布線(xiàn)，未改動(dòng)的部分保持不變，從而節約了整個(gè)編譯、布局布線(xiàn)與優(yōu)化的耗時(shí)。

　　2.能夠很好地繼承未修改區域的實(shí)現成果

　　這一點(diǎn)對于對時(shí)序要求很?chē)栏竦脑O計來(lái)說(shuō)是很有用的。如果一個(gè)設計經(jīng)過(guò)多次調試，附加合適的約束，設置恰當的參數達到了最佳實(shí)現成果。但是因為對某個(gè)細節進(jìn)行了修改，就需要全部重新綜合、布局布線(xiàn)，這樣可能前面所做的精心調整工作都無(wú)效了。

　　通過(guò)增量式設計，可以解決這一問(wèn)題。對于已達到設計要求的部分將其保持不變，僅對修改的部分重新編譯、布局布線(xiàn)，從而保證在最大程度上繼承以往的實(shí)現結果。

　　6.6.2 增量設計流程

　　具體的增量設計流程如圖6.29所示。

　　增量設計的流程可歸納如下。

　　1.創(chuàng )建邏輯分組(Create Logic Group)

　　在增量設計中為了實(shí)現減小綜合、布局布線(xiàn)耗時(shí)，極大程度地繼承未修改區域的成果，必須要求將設計分成多個(gè)邏輯分組。每個(gè)邏輯分組應該分配一定的邏輯區域，當某一邏輯分組的內容發(fā)生改變時(shí)，增量設計可以在該邏輯分組分配的邏輯區域內對其進(jìn)行重新綜合和布局布線(xiàn)，而不會(huì )影響到其他的邏輯分組。

　　所謂“邏輯分組”，是惟一的邏輯層次中的若干邏輯實(shí)體的劃分。比如在頂層邏輯層次中每個(gè)子模塊即為一個(gè)邏輯分組。在代碼中即為頂層中“module(Verilog)”和“entity(VHDL)”定義的子模塊的實(shí)體。在一個(gè)設計中往往將實(shí)現的不同功能設置為不同的模塊，然后在一個(gè)頂層模塊中實(shí)例化所有這些不同功能的模塊，從而實(shí)現一個(gè)完整的功能，那么這些不同功能的模塊就可以看作是不同的邏輯分組。

　　在進(jìn)行邏輯分組時(shí)，需要考慮以下因素。

　　(1)設計中所有邏輯除了IOB和時(shí)鐘邏輯，都應該包含在邏輯分組當中。

　　(2)頂層模塊不應該包含復雜邏輯，僅僅包含一些I/O定義、時(shí)鐘分配邏輯和所有子模塊的實(shí)例化，直正的功能實(shí)體用子模塊的邏輯描述。增量設計方法希望將所有的邏輯實(shí)體分割到子模塊中去，而頂層模塊不含任何實(shí)際的邏輯功能，以便于做相應的區域約束。

　　頂層包含實(shí)際邏輯功能的缺點(diǎn)在于：當頂層改變時(shí)，相關(guān)的Logic Group的接口將發(fā)生變化，從而影響Logic Group的結構，在做編譯和布局布線(xiàn)時(shí)，會(huì )影響增量設計的效能。

　　(3)邏輯模塊分組必須以寄存器輸出，即用寄存器分割模塊。這一點(diǎn)其實(shí)不僅僅是增量設計的需求，也是合理劃分模塊的一個(gè)基本要求。

　　如果采用同步時(shí)序方式設計電路，用寄存器分割邏輯模塊，模塊間的接口盡量簡(jiǎn)單，則時(shí)序優(yōu)化路徑集中在同一模塊內部而不是模塊之間的邊界上。這樣能夠使綜合器完整地掌握需要時(shí)序優(yōu)化的路徑，從而避免了因一個(gè)模塊內部改變而通過(guò)邊界影響到其他模塊的時(shí)序這種不利于增量設計的情況發(fā)生。

　　(4)每個(gè)邏輯分組為其附加區域分組約束。

　　2.增量綜合(Incremental Synthesis)

　　所謂增量綜合是指只有改變的部分重新綜合，而對未改變部分保持原有的綜合結果的一種綜合技術(shù)。傳統的綜合技術(shù)即使有微小的改動(dòng)，也會(huì )對整個(gè)設計重新綜合。

　　如果要實(shí)現增量綜合必須對綜合工具做相應的設置。在這里主要講述ISE自帶綜合工具XST是如何實(shí)現增量綜合的，對于其他綜合工具如：Synplify/Synplify Pro和Leonardo Spectrum綜合工具，在這里不做詳細介紹。

　　XST支持單一工程的模塊級增量綜合(BLSI)。實(shí)現的方法為在XST的約束文件(擴展名為xcf)中附加邏輯分組約束，從而告知XST Logic Group的邊界。

　　XST在綜合時(shí)，所有的編譯與優(yōu)化都不超越用戶(hù)在XCF文件中約定的Logic Group的邊界，以達到在細微修改后僅僅對Logic Group內部進(jìn)行重新綜合的目的。這樣一個(gè)邏輯分組HDL源代碼的改變就不會(huì )對其他邏輯分組造成影響。