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SDRAM通用控制器的FPGA模塊化設計
- 摘要： 介紹了一種SDRAM通用控制器的FPGA模塊化解決方案。關(guān)鍵詞： SDRAM控制器；FPGA；VHDL；狀態(tài)機；仲裁機制 引言同步動(dòng)態(tài)隨機存儲器(SDRAM)，在同一個(gè)CPU時(shí)鐘周期內即可完成數據的訪(fǎng)問(wèn)和刷新，其數據傳輸速度遠遠大于傳統的數據存儲器(DRAM)，被廣泛的應用于高速數據傳輸系統中?；贔PGA的SDRAM控制器，以其可靠性高、可移植性強、易于集成的特點(diǎn)，已逐漸取代了以往的專(zhuān)用控制器芯片而成為主流解決方案。然而，SDRAM復雜的控制邏輯和要求嚴格的時(shí)序，成為開(kāi)發(fā)過(guò)
- 關(guān)鍵字： 消費電子 SDRAM控制器 FPGA VHDL 0708_A 雜志_設計天地 工業(yè)控制
基于FPGA的NAND FLASH控制器
- 1 引言在便攜式電子產(chǎn)品如U盤(pán)、MP3播放器、數碼相機中，常常需要大容量、高密度的存儲器，而在各種存儲器中，NAND FLASH以?xún)r(jià)格低、密度高、效率高等優(yōu)勢成為最理想的器件。但NAND FLASH的控制邏輯比較復雜，對時(shí)序要求也十分嚴格，而且最重要的是NAND FLASH中允許存在一定的壞塊(壞塊在使用過(guò)程中還可能增加)，這就給判斷壞塊、給壞塊做標記和擦除等操作帶來(lái)很大的難度，于是就要求有一個(gè)控制器，使系統用戶(hù)能夠方便地使用NAND FLASH,為此提出了一種基于FPGA的NAND FLASH控制器的設
- 關(guān)鍵字： 嵌入式系統 單片機 FPGA NAND FLASH 嵌入式
用單片機實(shí)現SRAM工藝FPGA的加密應用
- 摘要：首先對采用SRAM工藝的FPGA的保密性和加密方法進(jìn)行原理分析，然后提出一種實(shí)用的采用單片機產(chǎn)生長(cháng)偽隨機碼實(shí)現加密的方法，并詳細介紹具體的電路和程序。 關(guān)鍵詞：靜態(tài)隨機存儲器（SRAM） 現場(chǎng)可編程門(mén)陣列（FPGA） 加密 在現代電子系統設計中，由于可編程邏輯器件的卓越性能、靈活方便的可升級特性，而得到了廣泛的應用。由于大規模高密度可編程邏輯器件多采用SRAM工藝，要求每次上電，對FPGA器件進(jìn)行重配置，這就使得可以通過(guò)監視配置的位數據流，進(jìn)行克隆
- 關(guān)鍵字： 靜態(tài)隨機存儲器（SRAM） 現場(chǎng)可編程門(mén)陣列（FPGA） 加密 MCU和嵌入式微處理器
基于CPLD／FPGA的出租車(chē)計費器系統的設計實(shí)現
- 1 引言 隨著(zhù)EDA技術(shù)的發(fā)展及大規?？删幊踢壿嬈骷﨏PLD／FPGA的出現，電子系統的設計技術(shù)和工具發(fā)生了巨大的變化，通過(guò)EDA技術(shù)對CPLD／FP-GA編程開(kāi)發(fā)產(chǎn)品，不僅成本低、周期短、可靠性高，而且可隨時(shí)在系統中修改其邏輯功能。本文介紹了一種以Altera公司可編程邏輯器件EP1K30TC144-3為控制核心，附加一定外圍電路組成的出租車(chē)計費器系統。 2 系統總體結構 基于CPLD的出租車(chē)計費器的組成如圖1所示。各部分主要功能包括：信號輸入模塊對車(chē)輪傳感器傳送的脈沖信號進(jìn)行計數(
- 關(guān)鍵字： 嵌入式系統 單片機 CPLD FPGA 計費器 嵌入式
基于FPGA的IDE硬盤(pán)接口卡的實(shí)現
- 引言 本文采用FPGA實(shí)現了IDE硬盤(pán)接口協(xié)議。系統提供兩套符合ATA-6規范的IDE接口，一個(gè)與普通IDE硬盤(pán)連接，另一個(gè)與計算機主板上的IDE接口相連。系統采用FPGA實(shí)現接口協(xié)議，完成接口數據的截獲、處理（在本文中主要是數據加密）和轉發(fā)，支持PIO和Ultra DMA兩種數據傳輸模式。下面重點(diǎn)介紹用FPGA實(shí)現接口協(xié)議的方法。 1 IDE接口協(xié)議簡(jiǎn)介 1.1 IDE接口引腳定義 IDE（Integrated Drive Electronics）即“電子集成驅動(dòng)器”，又稱(chēng)為A
- 關(guān)鍵字： 嵌入式系統 單片機 FPGA IDE硬盤(pán) ATA-6 嵌入式
Actel FPGA 協(xié)助LYYN AB的技術(shù)平臺提高清晰度
- Actel 公司宣布專(zhuān)業(yè)從事視頻增強技術(shù)的瑞典LYYN AB公司已經(jīng)利用Actel的ProASIC3系列現場(chǎng)可編程門(mén)陣列 (FPGA) 器件開(kāi)發(fā)出軟件和硬件視頻處理平臺，此舉進(jìn)一步顯示了低功耗單芯片FPGA技術(shù)所具備的先進(jìn)創(chuàng )新性。這個(gè)解決方案提高了視頻錄像的清晰度，可在雪、霧、水底淤泥和黑暗環(huán)境中提供更好的可見(jiàn)度。LYYN的產(chǎn)品主要用于遙控操作車(chē)輛 (ROV) 和飛機 (UAV) 以及便攜式設備如水底攝像機和先進(jìn)的監視系統等。
- 關(guān)鍵字： 嵌入式系統 單片機 Actel FPGA LYYN 嵌入式
艾科瑞德推出最新的基于DSP+FPGA軟件無(wú)線(xiàn)電應用解決方案
- 北京艾科瑞德科技有限公司日前宣布推出面向軟件無(wú)線(xiàn)電（Software Defined Radio,SDR）應用的解決方案—FFT-SDR-V4。由于采用了美國德州儀器公司（Texas Instruments，簡(jiǎn)稱(chēng)“TI”）最高運算能力的DSP（TMS320C6416, 1G）和Xinlinx高容量的FPGA (2000萬(wàn)門(mén))，解決了軟件無(wú)線(xiàn)電發(fā)展中的瓶頸技術(shù)—信號處理的運算能力問(wèn)題?！ ∷^軟件無(wú)線(xiàn)電，就是采用數字信號處理技術(shù)，在可編程控制的通用硬件平臺上，利用軟件來(lái)定義實(shí)現無(wú)線(xiàn)電臺的各部分功能：包括
- 關(guān)鍵字： 艾科瑞德 DSP FPGA 無(wú)線(xiàn)電 嵌入式 消費電子
用89C51和8254-2實(shí)際步進(jìn)式PWM輸出
- 摘要：介紹一種新型PWM輸出的方式。它是用89C51作為主控部分，用8254-2可編程定時(shí)器/計數器來(lái)實(shí)現1Hz～3kHz步進(jìn)式PWM的輸出；具有分辨率高、反應速度快及占用CPU時(shí)間少的優(yōu)點(diǎn)。 關(guān)鍵詞：8254-2 89C51 脈寬調制（PWM） 分辨率 引言 脈寬調制（PWM）技術(shù)最初是在無(wú)線(xiàn)電技術(shù)中用于信號的調制，后來(lái)在電機調速中得到了很好的應用。本設計中要求輸出PWM從1Hz～3kHz步進(jìn)式遞增，單步為1Hz。由于89C51的時(shí)鐘最大能取24MHz，單指令周期為0.5μs，計數頻率
- 關(guān)鍵字： 89C51 8254-2 PWM MCU和嵌入式微處理器
基于DSP Builder的DDS設計及其FPGA實(shí)現
- 直接數字合成器，是采用數字技術(shù)的一種新型頻率合成技術(shù)，他通過(guò)控制頻率、相位增量的步長(cháng)，產(chǎn)生各種不同頻率的信號。他具有一系列的優(yōu)點(diǎn)；較高的頻率分辨率；可以實(shí)現快速的頻率切換；在頻率改變時(shí)能夠保持相位的連續；很容易實(shí)現頻率、相位和幅度的數控調制等。目前可采用專(zhuān)用芯片或可編程邏輯芯片實(shí)現DDS[1]，專(zhuān)用的DDS芯片產(chǎn)生的信號波形、功能和控制方式固定，常不能滿(mǎn)足具體需要[2]?？删幊踢壿嬈骷哂衅骷幠４?、工作速度快及可編程的硬件特點(diǎn)，并且開(kāi)發(fā)周期短，易于升級，因為非常適合用于實(shí)現DDS。 1 DDS的
- 關(guān)鍵字： 嵌入式系統 單片機 DSP Builder DDS FPGA 嵌入式
基于FPGA的LDPC編碼器設計與實(shí)現
- 引言 低密度奇偶校驗（Low Density Parity Check Code，LDPC）碼是一類(lèi)具有稀疏校驗矩陣的線(xiàn)性分組碼，不僅有逼近Shannon限的良好性能，而且譯碼復雜度較低, 結構靈活，是近年信道編碼領(lǐng)域的研究熱點(diǎn)，目前已廣泛應用于深空通信、光纖通信、衛星數字視頻和音頻廣播等領(lǐng)域。LDPC碼已成為第四代通信系統(4G)強有力的競爭者，而基于LDPC碼的編碼方案已經(jīng)被下一代衛星數字視頻廣播標準DVB-S2采納。 編碼器實(shí)現指標分析 作為前向糾錯系統的重要部分，設計高速率低復
- 關(guān)鍵字： 嵌入式系統 單片機 LDPC FPGA 奇偶校驗 嵌入式
基于雙Nios II的紅外圖像實(shí)時(shí)Otsu局部遞歸分割算法設計
- 摘 要：針對傳統Otsu局部遞歸分割方法很難實(shí)時(shí)實(shí)現的局限性，提出了一種適合現場(chǎng)可編程門(mén)陣列(FPGA)中Nios II軟核處理器實(shí)現的快速Otsu局部遞歸分割算法，該算法的思路是把一次Otsu分割得到的目標區域作為新的圖像再進(jìn)行一次Otsu分割，得到的結果作為最終分割閾值．利用并行Nios II和VHDL實(shí)現的硬件加速邏輯協(xié)同設計保證算法的實(shí)時(shí)實(shí)現。實(shí)驗結果表明，在不同的背景下，利用本文設計能夠實(shí)時(shí)穩定地對目標分割提取，具有較好的魯棒性。 關(guān)鍵字：FPGA&nb
- 關(guān)鍵字： 嵌入式系統 單片機 FPGA Nios II 0tsu分割 局部遞歸 嵌入式
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