基于DSP Builder的DDS設計及其FPGA實(shí)現

　　1 DDS的工作原理

　　DDS的結構原理圖如圖1所示，DDS以數控振蕩器的方式，產(chǎn)生頻率、相位和幅度可控的正弦波[3]。電路包括了相位累加器、相位調制器、正弦ROM查找表、基準時(shí)鐘源、D/A轉換器等組成。其中前三者是DDS結構中的數字部分，具有數控頻率合成的功能。

　　DDS系統的核心是相位累加器，完成相位累加過(guò)程。在基準時(shí)鐘的控制下，頻率控制字由累加器累加，以得到相應的相位數據，相位調制器接收相位累加器的相位輸出，主要用于信號的相位調制，其輸出的數據作為取樣地址來(lái)尋址正弦ROM查 找表，完成相位-幅度變換，輸出不同的幅度編碼；再經(jīng)過(guò)D/A轉換器得到相應的階梯波；最后經(jīng)低通濾波器對階梯進(jìn)行平滑處理，即可得到由頻率控制字決定的連續變換輸出的正弦波。 

　　2 基于DSP Builder和DDS設計

　　2.1 DSP Builder簡(jiǎn)介

　　DSP Builder是美國Altera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統級工具，他作為Matlab的一個(gè)Simulink工具箱，使得用FPGA設計DSP系統完全通過(guò)Simulink的圖形化界面進(jìn)行建模、系統級仿真，設計模型可直接向VHDL硬件描述語(yǔ)言轉換，并自動(dòng)調用QuartusⅡ等EDA設計軟件，完成綜合、網(wǎng)表生成以及器件適配乃至FPGA的配置下載，使得系統描述與硬件實(shí)現有機的融合為一體，充分體現了現代電子技術(shù)自動(dòng)化開(kāi)發(fā)的特點(diǎn)與優(yōu)勢。

　　2.2 DSP Builder設計原理及參數設置

　　基于DSP Builder的DDS系統如圖2和圖3所示，DDS子系統Subsystem有3個(gè)輸入，分別為Freqword（32位頻率控制字）、Phaseword（32位相位控制字）、Amp（10位幅度控制字）；一個(gè)輸出，即10位DDSOut輸出。2個(gè)Parallel Adder Subtractor分別為相位累加器和相位調制器，LUT為正弦ROM查找表。設置Simulink的仿真停止時(shí)間stop time為5，仿真步進(jìn)Fixed Step Size為le-3。圖（4）對應頻率、相位和幅度控制字分別為4000000，0和10（參數1）時(shí)DDS系統的輸出波形，圖5對應頻率、相位和幅度控制字分別為9000000，500000000和15（參數2）時(shí)DDS系統的輸出波形。

　　3 基于FPGA的DDS設計 

　　3.1 DDS的FPGA實(shí)現

　　Matlab/Simulink對已經(jīng)設計好的DDS系統進(jìn)行編譯，通過(guò)調用DSP Builder的SignalCompiler工具可直接生成QuartusⅡ 工程文件，再調用QuartusⅡ完成綜合，網(wǎng)表生成和適配，直至完成FPGA的配置下載過(guò)程。

　　本設計方案采用的FPGA芯片是Altera公司的Cyclone系列芯片EP1C6Q240C8，，其容量6000個(gè)邏輯宏單元，等效于標準15萬(wàn)邏輯門(mén)電路，速度為-8，完成可通過(guò)單片芯片電路實(shí)現DDS，相位累加和相位調制器均為32位，正弦ROM查找表存儲1024