基于FPGA的發(fā)電機組頻率測量計的實(shí)現
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關(guān)鍵詞：FPGA;發(fā)電機組;頻率測量計;VerilogHDL
1 引言
在現代社會(huì )中，電資源成為人們生活當中不可缺少的一部分，而發(fā)電機和電動(dòng)機在電力系統中扮演著(zhù)非常重要的角色。在很多場(chǎng)合，需要對電機組和電網(wǎng)的頻率進(jìn)行測量。目前，頻率測量的電路系統很多，這里介紹一種數字電路測頻：基于FPGA的發(fā)電機組的頻率測量計。
隨著(zhù)電子技術(shù)的不斷發(fā)展和進(jìn)步，以EDA為代表的數字電路設計發(fā)生很大變化。在設計方法上，已經(jīng)從“電路設計―硬件搭試―焊接”的傳統設計方式到“功能設計―軟件模擬―下載調試”的電子自動(dòng)化設計模式。在這種狀況下，以硬件描述語(yǔ)言(Hardware Description Language)和邏輯綜合為基礎的自頂向下的電子設計方法得到迅速發(fā)展。Verilog HDL語(yǔ)言是目前應用最廣泛的硬件描述語(yǔ)言，它是在C語(yǔ)言的基礎上發(fā)展起來(lái)的，語(yǔ)法較為自由靈活、擁有廣泛的學(xué)習群體、資源比較豐富，且容易學(xué)簡(jiǎn)單易懂。本文發(fā)電機組頻率測量計的設計是在Verilog hdl語(yǔ)言的基礎上展開(kāi)的，源程序經(jīng)過(guò)Altera 公司的QuartusⅡ5.0軟件完成了綜合、仿真(功能仿真和時(shí)序仿真)，FPGA(Field Programmable Gate Array,現場(chǎng)可編程門(mén)陣列) 選用的是Cyclone系列的EP1C3T144C6器件。
2 頻率測量電路
2.1頻率測量的總體電路
采用電壓互感器取來(lái)自于發(fā)電機組端電壓或電網(wǎng)電壓的測頻輸入信號，經(jīng)削波、濾波處理后，變成幅度基本不變的穩定波形，經(jīng)放大電路將信號放大整形，再用電壓比較電路將具有正負幅值的方波變成只有正幅值的方波信號。然后，通過(guò)光電耦合器使FPGA的數字系統與輸入信號隔離。FPGA數字系統利用標準的1HZ信號對隔離后的方波信號的脈沖個(gè)數進(jìn)行計數，得到信號的頻率數，該頻率數經(jīng)數碼管顯示。由于發(fā)電機組的頻率與發(fā)電機組端電壓有關(guān)系，可以從頻率的變化得到發(fā)電機組端電壓的變化。從系統總體框圖如圖1所示，從中可以看出，該FPGA數字系統與輸入通道隔離，因而大大提高了系統硬件的抗干擾能力。
圖1 系統總體框圖
2.2頻率測量的原理
頻率測量的原理是計算每秒鐘待測信號的脈沖個(gè)數，也就是利用標準的1HZ (周期為1s) 脈寬信號對輸入的待測信號的脈沖進(jìn)行計數，1秒計數結束后對采集到脈沖個(gè)數送到數碼管顯示。
測頻控制器有3個(gè)輸入信號：Samplefreq為標準的脈沖信號，Reset是復位控制信號，Start是開(kāi)始測量信號；3個(gè)輸出信號：Endmeasure是結束測量信號(計數復位和轉換復位)，Gate是允許計數信號(即門(mén)控信號)，Enableconvert是開(kāi)始轉換信號?？刂屏鞒淌窍葘︻l率計復位，再開(kāi)始測量，在Samplefreq信號的上升沿，Gate信號使能使計數器開(kāi)始工作，到Samplefreq的下一個(gè)上升沿，Gate反轉成低電平使計數器停止計數，同時(shí)Enableconvert使轉換器開(kāi)始轉換二進(jìn)制數(轉換時(shí)間低于1s)。轉換結束后，十進(jìn)制數經(jīng)過(guò)7段顯示譯碼器譯碼，然后在數碼管中顯示所測信號的頻率。由于Enableconvert信號的使用使數碼管數據顯示穩定，不會(huì )出現閃爍。進(jìn)行下次測量之前要對頻率計進(jìn)行復位，使數碼管的數字顯示清零，為下次顯示做準備。
本文設計的數字頻率計有六個(gè)模塊組成：測頻控制模塊(Control)、十分頻模塊(divfreq)、二進(jìn)制計數器模塊(Counter)、鎖存器模塊(Latch)、二進(jìn)制到十進(jìn)制的轉換器模塊(Bit2Bcd)、7段顯示譯碼器模塊(Led_encoder)。
3 頻率測量計的設計
本次設計采用Verilog HDL語(yǔ)言，運用自頂向下的設計理念。將系統按功能按層次化分，首先定義頂層功能模塊，并在頂層功能模塊內部的連接關(guān)系和對外的接口關(guān)系進(jìn)行了描述, 而功能塊的邏輯功能和具體實(shí)現形式則由下一層模塊來(lái)描述。整個(gè)設計分兩步：第一步利用Quartus Ⅱ5.0圖形塊輸入方式設計頂層模塊，頂層圖形塊如圖2所示；第二步在頂層模塊中為每個(gè)圖形塊生成硬件描述語(yǔ)言(Verilog HDL)，然后在生成的Verilog HDL設計文件中，對低層功能模塊的功能進(jìn)行描述設計。
圖2 頂層圖形塊
3.1 測頻控制模塊設計
這是三輸入三輸出模塊，測頻控制模塊波形仿真如圖3所示，如用Verilog HDL描述為：
module Control (clk,reset,start,enableconvert,gate,endmeasure);
input reset,start,clk;
output enableconvert,gate,endmeasure;
reg enableconvert,gate,endmeasure;
always @ (posedge clk or posedge reset)
begin
if (reset)
begin
endmeasure = 1'b1 ;
enableconvert =1'b0 ;
gate = 1'b0 ;
end
else
begin
endmeasure = 1'b0 ;
if (start)
begin
gate = ~gate ;
enableconvert = gate ;
end
end
end
endmodule
圖3 測頻控制器波形仿真時(shí)序圖
3.2 二進(jìn)制到十進(jìn)制的轉換器模塊設計
本設計，需要轉換時(shí)鐘Convertfreq信號對轉換模塊進(jìn)行時(shí)序控制，由于要在1s內完成轉換，則轉換時(shí)鐘Convertfreq的頻率應該選用高頻頻信號，即轉換時(shí)鐘Convertfreq的頻率是標準時(shí)鐘Samplefreq信號10分頻得到的。
為了對本設計進(jìn)行波形仿真，取輸入的10位二進(jìn)制數bin[9..0]為10’b0000011001(十進(jìn)制為25)。圖4為二進(jìn)制到十進(jìn)制的轉換器的仿真時(shí)序圖：
圖4 二進(jìn)制到十進(jìn)制的轉換器的仿真時(shí)序圖
4 仿真和調試
通過(guò)上述的描述，從各個(gè)模塊獨立的角度對其進(jìn)行了仿真，結果表明設計符合要求。為了保證系統的整體可靠性，對整個(gè)系統做了仿真，仿真時(shí)序圖如圖5所示：
圖5 系統仿真時(shí)序圖
其中，LEDD,LEDC,LEDB,LEDA是譯碼的結果要在7段數碼管上顯示，0010010(顯示為2)、0100100(顯示為5)。
將設計的頻率測量計下載到目標芯片EP1C3T144C6中，并在GW48實(shí)驗箱上進(jìn)行的模擬仿真，當輸入頻率為1 Hz～1023 Hz的信號時(shí)，頻率測量計所測的頻率完全準確，當頻率高于1023Hz時(shí)，系統報警，同時(shí)頻率顯示為0。
5 結束語(yǔ)
基于FPGA設計的發(fā)電機組頻率測量計，系統在整體上采用光電耦合器的隔離方式，提高系統的抗干擾能力和穩定性。該系統具有線(xiàn)路簡(jiǎn)單可靠、通用性強、穩定度高等優(yōu)點(diǎn)，可廣泛應用于頻率電壓變換器、轉速繼電器。
該設計的FPGA數字系統部分使用Verilog HDL語(yǔ)言，給出核心程序，并可以通過(guò)Verilog HDL語(yǔ)言的綜合工具進(jìn)行相應硬件電路的生成，具有傳統邏輯設計方法所無(wú)法比擬的優(yōu)越性。經(jīng)過(guò)仿真后，驗證設計是成功的, 達到預期結果。同時(shí)這種方法設計的數字電子系統可移植性強、可更改性好。如果需要的頻率測量范圍需要擴大，不需要硬件變化只需改變軟件就可以。
參考文獻
[1] 張明. Verilog HDL 實(shí)用教程[M]. 成都: 電子科技大學(xué)出版社,1999.
[2] 陳新華、姜曉輝、張建立等. 基于FPGA的數字信號顯示系統軟硬件設計[J]. 微計算機信息，2004，12：110～111.
[3] 任愛(ài)鋒、初秀琴、常存等. 基于FPGA的嵌入式系統設計[M]. 西安: 西安電子科技大學(xué)出版社,2004.
[4] 趙希才. 隔離放大器及其應用[J]. 電子技術(shù)應用，2000，3：70～72.
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