隨著(zhù)FPGA芯片的密度和性能不斷提高，調試的復雜程度也越來(lái)越高。BGA封裝的大量使用更增加了板子調試的難度。所以在調試FPGA電路時(shí)要遵循一定的原則和技巧，才能減少調試時(shí)間，避免誤操作損壞電路。
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BGA封裝 ASRAM FPGA QuartusII FPGA最小系統
FPGA最小系統是可以使FPGA正常工作的最簡(jiǎn)單的系統。它的外圍電路盡量最少，只包括FPGA必要的控制電路。一般所說(shuō)的FPGA的最小系統主要包括：FPGA芯片、下載電路、外部時(shí)鐘、復位電路和電源。如果需要使用NIOS II軟嵌入式處理器還要包括：SDRAM和Flash。一般以上這些組件是FPGA最小系統的組成部分。
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FPGA最小系統 Altera NiosII Flash SDRAM
結合FPGA和Linux雙方優(yōu)勢，可以很好地滿(mǎn)足嵌入式系統設計需求，量體裁衣，去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統解決方案。
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操作系統加載 Linux FPGA
實(shí)際的工程中，純粹單時(shí)鐘系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時(shí)鐘域的情況經(jīng)常不可避免。如果對跨時(shí)鐘域帶來(lái)的亞穩態(tài)、采樣丟失、潛在邏輯錯誤等等一系列問(wèn)題處理不當，將導致系統無(wú)法運行。本文總結出了幾種同步策略來(lái)解決跨時(shí)鐘域問(wèn)題。
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跨時(shí)鐘域 同步時(shí)序 FPGA
SPI(Serial Peripheral Interface，串行外圍設備接口)是一種高速、全雙工、同步的通信總線(xiàn)，在芯片的引腳上只占用4根線(xiàn)，不僅節約了芯片的引腳，同時(shí)在PCB的布局上還節省空間。正是出于這種簡(jiǎn)單、易用的特性，現在越來(lái)越多的芯片集成了這種通信協(xié)議。
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復用編程 SPIFlash FPGA
提出一種基于IEC61850和SoPC的數字化變電站計量?jì)x表設計方案。在DE2—70開(kāi)發(fā)板的基礎上，首先依據IEC61850標準對數字化變電站計量?jì)x表進(jìn)行了總體設計；其次對基于FPGA的電量參數算法進(jìn)行了研究；最后完成了光纖通信電路、快速以太網(wǎng)接口電路、雙軟核SoPC系統等硬件電路的設計?；贔PGA的數字化變電站計量?jì)x表設計方案具有設計
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數字化變電站 SOPC FPGA
采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ為軟件平臺，用硬件描速語(yǔ)言設計了一個(gè)具有變頻采樣時(shí)鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設計方案利用FPGA內部的M4K決作為移位寄存器不斷地進(jìn)行讀進(jìn)數據的方式，提高了工作速度、性能穩定性以及分析的范圍和質(zhì)量。該邏輯分析儀實(shí)現簡(jiǎn)單，價(jià)格低，具有較高的使用價(jià)值。
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采樣模式 邏輯分析儀 FPGA
根據電阻抗斷層成像技術(shù)要求，設計了以Spartan3E系列XC3S500E FPGA為核心的16電極生物電阻抗成像系統，系統嵌入8 bit微處理器PicoBlaze實(shí)現邏輯控制并產(chǎn)生激勵信號實(shí)現高速A/D采集及實(shí)現數字解調，通過(guò)RS232將采集數據傳輸到PC機，重建人體內部的電阻率分布或其變化圖像。為廣泛應用研究電阻抗斷層成像技術(shù)提供一種
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Spartan3E 生物電阻抗成像系統 FPGA
超長(cháng)指令字VLIW微處理器架構采用了先進(jìn)的清晰并行指令設計。VLIW微處理器的最大優(yōu)點(diǎn)是簡(jiǎn)化了處理器的結構，刪除了處理器內部許多復雜的控制電路，它能從應用程序中提取高度并行的指令數據，并把這些機器指
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VLIW微處理器 并行指令控制 FPGA
介紹了軟件無(wú)線(xiàn)電平臺中基于FPGA的雙緩沖模式PCI Express（PCIE）總線(xiàn)的設計與實(shí)現。設計了基于Xilinx Virtex6 FPGA的通用軟件無(wú)線(xiàn)電平臺，開(kāi)發(fā)了基于Linux系統的驅動(dòng)程序和PCIE硬核的DMA控制器。雙緩沖提高了數據傳輸速度，節約了硬件資源。測試結果顯示，該系統工作穩定可靠，讀寫(xiě)速度可達402 MB/s。
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PCIExpress總線(xiàn) 雙緩沖模式 FPGA
針對目前交叉路口交通控制信號燈的綠信比固定不變的問(wèn)題，提出一種模糊控制的方案。根據當前相位的車(chē)流量和當前相位與下一相位車(chē)流量之差，實(shí)時(shí)控制相位綠信比，縮減車(chē)輛在交叉路口的排隊長(cháng)度。綠信比可在FPGA上模擬實(shí)現，采用EElements ISE Development Kit開(kāi)發(fā)套件，使用ISE10.1軟件設計工具，對上述控制方案進(jìn)行仿真。
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模糊控制 交通燈控制方案 FPGA
基于最小平方 (LS) 算法，利用FPGA實(shí)現了一種適用于TD-LTE系統的上行信道估計算法。主要研究了如何利用FPGA實(shí)現LS算法，包括算法的介紹、方案的形成、FPGA實(shí)現的處理流程、FPGA實(shí)現結果及分析。以Virtex-5芯片為硬件平臺，完成了仿真、綜合、板級驗證等工作。實(shí)現結果表明，該信道估計算法應用到TD-LTE系統具有良好的穩
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PUSCH 信道估計仿真 FPGA
時(shí)鐘是整個(gè)電路最重要、最特殊的信號，系統內大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行， 這就要求時(shí)鐘信號時(shí)延差要非常小， 否則就可能造成時(shí)序邏輯狀態(tài)出錯；因而明確FPGA設計中決定系統時(shí)鐘的因素，盡量較小時(shí)鐘的延時(shí)對保證設計的穩定性有非常重要的意義。
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信號時(shí)延 系統時(shí)鐘 FPGA
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