FPGA最小系統之：硬件系統的設計技巧

FPGA的硬件設計不同于DSP和ARM系統，比較靈活和自由。只要設計好專(zhuān)用管腳的電路，通用I/O的連接可以自己定義。因此，FPGA的電路設計中會(huì )有一些特殊的技巧可以參考。

2.3.1 管腳兼容性設計

前面的內容提到過(guò)，FPGA在芯片選項的時(shí)候要盡量選擇兼容性好的封裝。那么，在硬件電路設計時(shí)，就要考慮如何兼容多種芯片的問(wèn)題。

例如，紅色颶風(fēng)II代－Altera的開(kāi)發(fā)板就是兼容了EP1C6Q240和EP1C12Q240兩個(gè)型號的FPGA。這兩個(gè)芯片有12個(gè)I/O管腳定義是不同的。在EP1C6Q240芯片上，這12個(gè)I/O是通用I/O管腳，而在EP1C12Q240芯片上，它們是電源和地信號。

為了能保證兩個(gè)芯片在相同的電路板上都能工作，我們就必須按照EP1C12Q240的要求來(lái)把對應管腳連接到電源和地平面。因為，通用的I/O可以連接到電源或者地信號，但是電源或者地信號卻不能作為通用I/O。

在相同封裝、兼容多個(gè)型號FPGA的設計中，一般的原則就是按照通用I/O數量少的芯片來(lái)設計電路。

2.3.2 根據電路布局來(lái)分配管腳功能

FPGA的通用I/O功能定義可以根據需要來(lái)指定。在電路圖設計的流程中，如果能夠根據PCB的布局來(lái)對應的調整原理圖中FPGA的管腳定義，就可以讓后期的布線(xiàn)工作更順利。

例如，如圖2.1所示，SDRAM芯片在FPGA的左側。在FPGA的管腳分配的時(shí)候，應該把與SDRAM相關(guān)的信號安排在FPGA的左側管腳上。這樣，可以保證SDRAM信號的布線(xiàn)距離最短，實(shí)現最佳的信號完整性。

2.3.3 預留測試點(diǎn)

目前FPGA提供的I/O數量越來(lái)越多，除了能夠滿(mǎn)足設計需要的I/O外，還有一些剩余I/O沒(méi)有定義。這些I/O可以作為預留的測試點(diǎn)來(lái)使用。

例如，在測試與FPGA相連的SDRAM工作時(shí)序狀態(tài)的時(shí)候，直接用示波器測量SDRAM相關(guān)管腳會(huì )很困難。而且SDRAM工作頻率較高，直接測量會(huì )引入額外的阻抗，影響SDRAM的正常工作。

如果FPGA有預留的測試點(diǎn)，那么可以將要測試的信號從FPGA內部指定到這些預留的測試點(diǎn)上。這樣既能測試到這些信號的波形，又不會(huì )影響SDRAM的工作。

如果電路測試過(guò)程中發(fā)現需要飛線(xiàn)才能解決問(wèn)題，那么這些預留的測試點(diǎn)還可以作為飛線(xiàn)的過(guò)渡點(diǎn)。