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FPGA奔向45納米

　　Altera公司技術(shù)開(kāi)發(fā)副總裁Mojy Chian博士來(lái)到北京，在媒體座談會(huì )上介紹了該公司45nm IC開(kāi)發(fā)的情況。他說(shuō)，45nm相對65nm的優(yōu)勢要比65nm相對90nm的優(yōu)勢更大，同時(shí)開(kāi)發(fā)難度也更高。Altera通過(guò)選擇正確的合作伙伴、采用“第一片硅投產(chǎn)”的方法以及協(xié)作設計和工藝開(kāi)發(fā)的方式來(lái)實(shí)現2008年45nm FPGA的生產(chǎn)。　　那個(gè)叫Moore的人真幸運。他沒(méi)有發(fā)現真正的物理定律。他只不過(guò)總結并預測了半導體產(chǎn)業(yè)的發(fā)展規律，但他可能比大多數發(fā)現真正定律的物理學(xué)家都著(zhù)名。說(shuō)他幸運，是因為那個(gè)
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C語(yǔ)言平臺　縮短SoC前期設計時(shí)間

　　在設計上能減少結構探索時(shí)間的C語(yǔ)言平臺，在結構上如何以新思考突破? 　　以往半導體業(yè)者大多使用FPGA(Field Programmable Gate Array)製作樣品(Prototype)，接著(zhù)鎖定幾項晶片重要規格，依此找出最適合該晶片的結構，這種方式最大缺點(diǎn)是作業(yè)時(shí)間非常冗長(cháng)。然而，C語(yǔ)言平臺的設計方式則是，利用軟體模擬分析檢討晶片結構，以往FPGA平臺的樣品，大約需要半年左右的結構探索時(shí)間，如果採用C語(yǔ)言平臺的設計方式，只需要花費約2周~1個(gè)月的時(shí)間。　　目前開(kāi)發(fā)最快的是日本沖電氣，以
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FPGA在語(yǔ)音存儲與回放系統中的應用

　　1 引言　　隨著(zhù)數字信號處理器、超大規模集成電路的高速發(fā)展，語(yǔ)音記錄技術(shù)已從模擬錄音階段過(guò)渡到數字錄音階段。在數字化錄音技術(shù)中，壓縮后的語(yǔ)音數據有些存儲在硬盤(pán)中，有些存儲在帶有掉電保護功能的RAM或FLASH存儲器中。筆者介紹的語(yǔ)音存儲與回放系統，未使用專(zhuān)用的語(yǔ)音處理芯片，不需要擴展接口電路，只利用FPGA作為核心控制器，就能完成語(yǔ)音信號的數字化處理，即實(shí)現語(yǔ)音的存儲與回放。　　2 系統總體結構　　數字化語(yǔ)音存儲與回放系統的基本工作原理是將模擬語(yǔ)音信號通過(guò)模數轉換器(A/D)轉換成數字信號
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基于FPGA的32 Kbit/s CVSD語(yǔ)音編解碼器的實(shí)現

　　64 Kbit/s的A律或μ律的對數壓擴PCM編碼在大容量的光纖通信系統和數字微波系統中已得到廣泛應用，但由于占用較大的傳輸帶寬和具有復雜的成幀結構，PCM編碼不適合無(wú)線(xiàn)語(yǔ)音系統的應用。連續可變斜率增量(Continuously Variable Slope Delta，CVSD)調制以其較低的應用難度、成本和編碼速率，較好的語(yǔ)音質(zhì)量廣泛應用于戰術(shù)通信網(wǎng)、衛星通信、藍牙等無(wú)線(xiàn)語(yǔ)音傳輸領(lǐng)域。近年來(lái)FPGA不斷發(fā)展演化，并在構架方面針對DSP應用有了顯著(zhù)增強。這些增強使得FPGA能夠支持各領(lǐng)域的眾多復雜D
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基于FPGA的32Kbit/s CVSD語(yǔ)音編解碼器的實(shí)現

筆者結合FPGA的靈活性、強大的數字信號處理能力、較短的開(kāi)發(fā)周期，提出了基于FPGA的32 Kbit/s CVSD語(yǔ)音編解碼器。
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采用AVR單片機對FPGA進(jìn)行配置

Altera公司的ACEX、FLEX等系列的FPGA芯片應用廣泛，但其FPGA基于SRAM結構，決定電路邏輯功能的編程數據存儲于SRAM中。由于SRAM的易失性，每次上電時(shí)必須重新把編程數據裝載到SRAM中，這一過(guò)程就是FPGA的配置過(guò)程。FPGA的配置分為主動(dòng)式和被動(dòng)式。在主動(dòng)模式下，FPGA上電后主動(dòng)將配置數據從專(zhuān)用的EPROM(如EPC1，EPC2等)加載到SRAM中。被動(dòng)模式下，FPGA為從屬器件，由相應的控制電路或微處理器控制配置過(guò)程，包括通過(guò)下載
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FPGA的堆疊封裝，欲革背板與SoC的命

　　FPGA最基本的應用是橋接。隨著(zhù)FPGA的門(mén)數不斷提高，雄心勃勃的FPGA巨頭們早已不滿(mǎn)足這些，他們向著(zhù)信號處理、互聯(lián)性和高速運算方向發(fā)展。未來(lái)，FPGA還有望與模擬和存儲器廠(chǎng)商合作，做出SIP（堆疊封裝）。　　最近，筆者訪(fǎng)問(wèn)了Xilinx公司的CTO Ivo Bolsens，他說(shuō)未來(lái)的FPGA一方面是在功耗、性能、價(jià)格方面進(jìn)行不停地改進(jìn)，未來(lái)將出現革命性的變化就是利用推迭封裝（SIP），一個(gè)封裝里面放多個(gè)裸片的技術(shù)，那么FPGA平臺可能就會(huì )成為一個(gè)標準的、虛擬的SoC（Virtual SoC）的
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基于FPGA的計算機防視頻信息泄漏系統設計

　　假如顯示終端為數字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計算機每個(gè)像素點(diǎn)的圖像信號經(jīng)過(guò)數字光處理DLP(Digital Light Processing)后，存入SDRAM雙向緩存器，當一幀圖像接收完畢時(shí)，內部數據處理電路同時(shí)激發(fā)各像素點(diǎn)對應的微鏡運動(dòng)，完成一幀圖像的顯示。DMD顯示器峰值數字驅動(dòng)電壓不超過(guò)33.5V，電磁輻射很低，且各微鏡片同時(shí)驅動(dòng)，形成相互干擾的向外輻射信號，解碼難度極大，從而使其成為無(wú)信息泄漏的顯示器。此時(shí)，視頻電纜的輻射在整個(gè)視頻通路
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嵌入式系統中從串配置FPGA的實(shí)現

　　本文主要論述在A(yíng)RM嵌入式系統中如何實(shí)現FPGA從串配置的方法，將系統程序及配置數據存儲在系統Flash中，利用ARM的通用I/O口產(chǎn)生配置時(shí)序，省去專(zhuān)用的配置PROM。　　文中ARM微處理器采用samsung公司的ARM7TDMI系列中的S3C4480X，FPGA采用xilinx 　　公司spartan3E系列中的XC3S100E，詳細討論FPGA的從串配置的時(shí)序，同時(shí)論述S3C4480X從串配置spartan3E系列FPGA的軟、硬件實(shí)現方法。實(shí)踐證明，該方法在成本、體積、靈活性上均具有優(yōu)勢
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基于EDMA的TMS320C6713片外Flash自舉引導

著(zhù)重描述了引導引腳以及相關(guān)寄存器的設置，分析了采用EDMA傳輸方式將代碼從Flash復制到DSP的過(guò)程，并對引導程序給出基于匯編語(yǔ)言的代碼實(shí)現。
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基于FPGA的TDI－CCD時(shí)序電路的設計

文中較為詳細地介紹了TDI-CCD的結構和工作原理，并根據工程項目所使用的IL－E2 TDI-CCD的特性，設計了一種基于現場(chǎng)可編程門(mén)陣列 (FPGA) 的TDI-CCD時(shí)序電路
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在嵌入式系統中用FPGA進(jìn)行開(kāi)發(fā)的幾個(gè)發(fā)展方向

顧名思義，嵌入式系統指的是嵌入到系統內部的計算機系統，是面向特定應用設計的專(zhuān)用計算機系統。早期的嵌入式系統一般是以通用處理器或單片機為核心，在外圍電路中加入存儲器、功率驅動(dòng)器、通信接口、顯示接口、人機輸入接口等外圍接口，再加上應用軟件，有些還加上了嵌入式操作系統，從而構成完整的系統。　　隨著(zhù)微電子技術(shù)的進(jìn)步，SoC已經(jīng)在很多應用中取代了傳統的以單片機為中心的架構，將很多外設和存儲器集成在一個(gè)芯片中，使系統的
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FPGA助力高端存儲器接口設計

高性能系統設計師在滿(mǎn)足關(guān)鍵時(shí)序余量的同時(shí)要力爭獲得更高性能，而存儲器接口設計則是一項艱巨挑戰。雙倍數據速率SDRAM和4倍數據速率SDRAM都采用源同步接口來(lái)把數據和時(shí)鐘(或選通脈沖)由發(fā)射器傳送到接收器。接收器接口內部利用時(shí)鐘來(lái)鎖存數據，此舉可消除接口控制問(wèn)題(例如在存儲器和FPGA間的信號傳遞時(shí)間)，但也為設計師帶來(lái)了必須解決的新挑戰。關(guān)鍵問(wèn)題之一就是如何滿(mǎn)足各種讀取數據捕捉需求以實(shí)現高速接口。隨著(zhù)數據有效窗越來(lái)越小，該問(wèn)題也益發(fā)重要；同時(shí)，更具挑戰性的問(wèn)題是，如何讓接收到的時(shí)鐘與數據中
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FPGA助力高端存儲器接口設計

　　高性能系統設計師在滿(mǎn)足關(guān)鍵時(shí)序余量的同時(shí)要力爭獲得更高性能，而存儲器接口設計則是一項艱巨挑戰。雙倍數據速率SDRAM和4倍數據速率SDRAM都采用源同步接口來(lái)把數據和時(shí)鐘(或選通脈沖)由發(fā)射器傳送到接收器。接收器接口內部利用時(shí)鐘來(lái)鎖存數據，此舉可消除接口控制問(wèn)題(例如在存儲器和FPGA間的信號傳遞時(shí)間)，但也為設計師帶來(lái)了必須解決的新挑戰。　　關(guān)鍵問(wèn)題之一就是如何滿(mǎn)足各種讀取數據捕捉需求以實(shí)現高速接口。隨著(zhù)數據有效窗越來(lái)越小，該問(wèn)題也益發(fā)重要;同時(shí)，更具挑戰性的問(wèn)題是，如何讓接收到的時(shí)鐘與數據中心
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用FPGA實(shí)現數據遠距離的高精度傳輸

　　1 意義　　簡(jiǎn)單的多機間數據通信在我們的設計中很普遍，一般情況下數據傳輸距離很短，不會(huì )超過(guò)百十m，因此僅采用雙絞線(xiàn)加RS232或RS485標準就可以有效傳輸。但有時(shí)多機之間的距離也會(huì )很遠，如我們所設計的一個(gè)氣象項目，就要求子站遍布在基站1km范圍內。因此在考慮成本、不增加很多設備的前提下，有效防止噪聲干擾，保證子站與基站的數據高精確傳輸就很重要。　　　　通常多機短距通信中，可以在收發(fā)端加入奇校驗、累加和校驗等出錯就重發(fā)的防噪聲措施;但以上措施都只能檢錯，不能糾錯，也就是說(shuō)傳輸過(guò)程
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