C語(yǔ)言平臺　縮短SoC前期設計時(shí)間

　　在設計上能減少結構探索時(shí)間的C語(yǔ)言平臺，在結構上如何以新思考突破?

　　以往半導體業(yè)者大多使用FPGA(Field Programmable Gate Array)製作樣品(Prototype)，接著(zhù)鎖定幾項晶片重要規格，依此找出最適合該晶片的結構，這種方式最大缺點(diǎn)是作業(yè)時(shí)間非常冗長(cháng)。然而，C語(yǔ)言平臺的設計方式則是，利用軟體模擬分析檢討晶片結構，以往FPGA平臺的樣品，大約需要半年左右的結構探索時(shí)間，如果採用C語(yǔ)言平臺的設計方式，只需要花費約2周~1個(gè)月的時(shí)間。

　　目前開(kāi)發(fā)最快的是日本沖電氣，以ARM為基礎的整合平臺及設計環(huán)境可應用在晶圓專(zhuān)工的先進(jìn)技術(shù)，根據沖電氣的規劃，在內部適用C語(yǔ)言平臺設計技術(shù)的SoC，是使用了三種架構，分別是：「μPLAT」+軟體、「μPLAT」+專(zhuān)用加速器度(accelerator)+軟體、硬體連線(xiàn)(hard wired)電路。

　　在「μPLAT」+軟體的部份，傳統FPGA也有支援此功能，因此IC設計公司可以利用IP來(lái)源業(yè)者的Process Core，再 以μPLAT為基礎開(kāi)發(fā)SoC，例如目前ARM已經(jīng)將Process Core，封裝成軟體提供客戶(hù)使用。而關(guān)于「μPLAT」+專(zhuān)用加速器度(accelerator)+軟體、硬體連線(xiàn)(hard wired)電路結構開(kāi)發(fā)的晶片的部份，就是利用C語(yǔ)言平臺設計方式使開(kāi)發(fā)更效率化，此外，「μPLAT」+專(zhuān)用加速器度(accelerator)+軟體中，專(zhuān)用加速器度還分成兩種執行方式，分別是：將C語(yǔ)言資料轉換成System C，再將System C輸入至動(dòng)作合成工具內，最后嵌入硬體連線(xiàn)(hard wired)電路，以及，利用合成使Process Core特定化，接著(zhù)在該Process Core進(jìn)行C語(yǔ)言演算作業(yè)。采用第一種方式的合成動(dòng)作方式，可以使晶片發(fā)揮低耗功化效果，第二種的特定化Process Core合成方式，以資源共用的觀(guān)點(diǎn)而言確實(shí)相當有效，不過(guò)耗功上經(jīng)常不如第一種的合成動(dòng)作方式。

　　圖說(shuō)：半導體業(yè)者大多使用FPGA制作樣品，依此找出最適合該晶片的結構，這種方式最大缺點(diǎn)是作業(yè)時(shí)間非常冗長(cháng)。(School of Computer Science)

　　C語(yǔ)言平臺擺脫傳統刻板觀(guān)念

　　關(guān)于C語(yǔ)言平臺的SoC設計方式的流程是，首先需要從客戶(hù)端接收要求，以SoC處理的「C語(yǔ)言/C++描述的演算」與該SoC使用方法的「use case」，并收取「演算(Algorithm)測試環(huán)境」然后再開(kāi)始進(jìn)行SoC開(kāi)發(fā)作業(yè)。此時(shí)必需先檢查收取的原始碼(Source Code)，確認是否適合動(dòng)作合成或是組合軟體，不適合的場(chǎng)合，則檢討原始碼的修正進(jìn)行架構探討。由于該工程被賦予「高精度評估」的角色，因此已經(jīng)擺脫傳統「設計」的刻板印象，此時(shí)短期可量產(chǎn)的優(yōu)先度比品質(zhì)更高，例如1個(gè)月內完成探索的設計，只進(jìn)行代表性項目的驗證，如此就能夠縮短探索工程的驗證時(shí)間，至于驗證品質(zhì)則在探索之后的后段工程透過(guò)設計方式維持。

　　結構探索工程又分成：結構草案的檢討，以及結構初期模型的制作與檢驗。結構草案的檢討是根據原始碼的分析結果，決定使用「動(dòng)作合成的硬體連接」，或是專(zhuān)用處理器。功能不太複雜的晶片，要求低制作成本與低耗功時(shí)，大多選擇動(dòng)作合成方式;要求相似功能進(jìn)行復合性處理時(shí)，通常會(huì )選擇專(zhuān)用處理器方式。決定基本方針后立即檢討包括，演算位元的寬度、并聯(lián)處理電路的結構、動(dòng)作頻率、與軟體的搭配等等問(wèn)題，接著(zhù)制作晶片的結構模型，再利用虛擬樣品模擬器(virtual prototyping simulator)驗證，模擬器除了晶片功能之外，還能夠分析包含晶片外部的資料轉送等系統整體與晶片的所有效能。

　　采用C語(yǔ)言平臺的設計方式，只需要花費2周~1個(gè)月的時(shí)間，就可以完成模擬分析檢討晶片的結構。(National Center for Ecological Analysis and Synthesis)

　　目前在進(jìn)行合成所面臨的問(wèn)題

　　選擇動(dòng)作合成方式時(shí)會(huì )面臨下列問(wèn)題，分別是：演算轉換至System C化的工程數減少、轉換后以System C化為對象的高速化與高精度化等問(wèn)題，因此System C化時(shí)演算部位必需以Untimed模型封裝，介面的部位則以定時(shí)模型封裝，利用上述溷合封裝追加埠，加上變數的有效位元長(cháng)度設定等最低限度追加處理作業(yè)，就可以達成System C化目標。

　　目前動(dòng)作合成工具技術(shù)上還不成熟，若直接轉換成System C，閘道(gate)規模與消費電流值會(huì )變大，為了達成System C化必需特別設置Guide Line。有關(guān)介面部分，就可以使用原先慣用的雛型，透過(guò)再利用方式有效減少工程數，如此一來(lái)數千行的演算，大約一周就能夠轉換成System C。

　　有關(guān)專(zhuān)用處理器，利用一般的處理器制作工具，同樣能夠輕易進(jìn)行最適化探索作業(yè)，進(jìn)而使處理器的開(kāi)發(fā)時(shí)間，從以往6個(gè)月壓縮至2~3個(gè)月。實(shí)際開(kāi)發(fā)時(shí)必需先進(jìn)行Profiling描述、決定管線(xiàn)結構，再根據Profiling描述結果，對各SoC進(jìn)行複合指令等，最佳指令追加作業(yè)，依此使參考用處理器達成SoC要求的最佳化目標，最后再利用指令設定，模擬分析估算成本、耗功等效能。

　　結構探索作業(yè)結束后，再整合客戶(hù)的要求規格，評估客戶(hù)提出的規格時(shí)，此時(shí)為防與止晶片出現怪異現象，除了動(dòng)作等級的System C之外，必需使用低抽象度RTL(Register Transfer Level)等級的設計資料。一旦取得客戶(hù)的許可后就可以同時(shí)進(jìn)行System C的硬體、軟體設計。由于C語(yǔ)言平臺設計方式使用了，C語(yǔ)言演算、System C模型和RTL模型等多種模型，因此必需維持模型之間的理論等價(jià)性，然而實(shí)際上「形式驗證工具」還未達到實(shí)用階段，必需使用一般理論模擬分析，驗證上述設計資料的等價(jià)性，其中RTL等級的理論模擬分析非常耗時(shí)，因此它已經(jīng)成為C語(yǔ)言平臺設計有待克服的問(wèn)題。

　　目前動(dòng)作合成工具技術(shù)上還不成熟，若直接轉換成System C，Gate規模與消費電流值會(huì )變大。(Interconnect Systems)

　　C語(yǔ)言平臺的設計的特色

　　實(shí)際上利用C語(yǔ)言平臺的設計方式方面，例如日本某業(yè)者，曾經(jīng)開(kāi)發(fā)以Pentium微處理器使用的壓縮處理技術(shù)硬體化 的SoC，使其具備MPEG-4單壓縮功能，基于資料處理并聯(lián)化對降低動(dòng)作頻率非常有效等考慮，因此使用動(dòng)作合成方式使SoC整體達成的硬體連線(xiàn)化目的。由于在結構探索工程中已經(jīng)針對并聯(lián)處理段數，等相異多結構進(jìn)行評估，因此檢驗結果與實(shí)際晶片的量測結果幾乎完全相同，證實(shí)C語(yǔ)言平臺設計方式可以實(shí)現高精度的結構探索目的。

　　另外，也有業(yè)者在開(kāi)發(fā)應用在行動(dòng)電話(huà)的長(cháng)時(shí)間MP3音樂(lè )播放晶片，同樣具備MPEG-4單壓縮功能時(shí)，設計上被要求盡量降低耗功，因此設計人員決定採用動(dòng)作合成方式，使SoC整體達成的硬體連線(xiàn)化目的。此外，該業(yè)者為了減少耗功與晶片面積，因此進(jìn)行演算處理位元寬度最佳化設計，就展開(kāi)調查各處理作業(yè)的資源消耗量，與演算位元寬度的關(guān)係，依此制作演算位元寬度、建立調整方桉、進(jìn)行音質(zhì)檢驗、決定位元寬度，根據實(shí)測結果證實(shí)傳統同等級SoC的耗功為60mW，可以降至7mW。

　　東芝成立小組導入C語(yǔ)言設計平臺

　　目前可以感受到，隨著(zhù)半導體制程的微細化，SoC的開(kāi)發(fā)時(shí)間越來(lái)越長(cháng)，在此同時(shí)短交期、低成本的要求依然沒(méi)變，因此大幅提高SoC的設計效率，成為開(kāi)發(fā)SoC時(shí)非常重要的課題。以往SoC大多利用高抽象度動(dòng)level設計硬體，設計資料使用C語(yǔ)言平臺描述，如此就能夠在SoC樣品晶片完成前，開(kāi)始進(jìn)行軟體驗證、修正作業(yè)。

　　所以，東芝在2005年就成立「R-CUBE」小組專(zhuān)研新晶片的前期設計規劃，來(lái)因應此一變化，R-CUBE高階設計環(huán)境主要是由，軟、硬體協(xié)調驗證環(huán)境、結構探索環(huán)境、高階驗證環(huán)境、高階合成環(huán)境，和整體驗證環(huán)境等等，5個(gè)次環(huán)境構成。

　　實(shí)際的想法是，設計流程中最初會(huì )使用結構探索環(huán)境，此時(shí)規格書(shū)中會(huì )將所有功能當作ANSIC語(yǔ)言/C++演算描述，并將該演算分成實(shí)現軟硬體兩大單元。至于分割的妥當性則利用效能分析工具驗證，如果驗證無(wú)誤就進(jìn)入下個(gè)階段。此時(shí)設計流程可分成， 軟、硬體協(xié)調驗證，以及硬體的執行(Implementation)兩大部份，軟、硬體協(xié)調驗證環(huán)境會(huì )整合了可以實(shí)現硬體部份的C語(yǔ)言平臺描述，以及微處理器核心的C語(yǔ)言平臺描述，并製作SoC整體的硬體模型。上述驗證會(huì )先確認軟、硬體之間的介面是否有不妥，接著(zhù)進(jìn)行軟體整體的驗證與修正作業(yè)，由于此時(shí)要求實(shí)機的1/10~1/100左右的模擬分析速度，因此硬體的模式必需使用高抽象度C語(yǔ)言平臺進(jìn)行描述。

　　圖說(shuō)：沖電氣採用「μPLAT」+軟體的合成動(dòng)作方式，可以使晶片發(fā)揮低耗功化效果。(Tanner Research)

　　在硬體的執行設計方式方面，首先以人工方式將硬體的演算C語(yǔ)言平臺轉換成System C，再使用高階驗證環(huán)境驗證此System C的描述，該環(huán)境包含多種工具，例如，利用形態(tài)檢查器驗證System C描述意義的工具，以及是否已經(jīng)成為高階合成用資料的工具等等。高階驗證環(huán)境還包含東芝開(kāi)發(fā)的可以檢查驗證進(jìn)度(coverage)的工具， 它可以防止遺漏檢查，進(jìn)行Line Coverage)、分岐含蓋范圍、條件含蓋范圍等檢查，經(jīng)過(guò)驗證的System C的描述，再利用高階合成環(huán)境轉換成RTL描述。

　　目前高階合成工具無(wú)法以一次的合成作業(yè)，獲得令人滿(mǎn)意的高品質(zhì)輸出，必需對C語(yǔ)言平臺描述進(jìn)行修正，并作反覆數次的高階合成動(dòng)作。如果晶片已經(jīng)備妥全模組的RTL描述，就利用整體驗證環(huán)境進(jìn)行晶片整體驗證作業(yè)，在該環(huán)境下使用理論模擬器(Emulator)與硬體加速器(accelerator)等驗證專(zhuān)用電腦，再以時(shí)脈循環(huán)(clock cycle)的時(shí)序(timing)精度驗證SoC整體，若驗證沒(méi)有異常就結束高階設計作業(yè)，接下來(lái)的晶片設計則與傳統RTL設計完全相同。

　　整體開(kāi)發(fā)時(shí)間只有傳統的1/3左右

　　在實(shí)際設計例子上，東芝所開(kāi)發(fā)的液晶電視用SoC，就此採用這樣的架構平臺開(kāi)發(fā)設計，此晶片有三個(gè)設計作業(yè)適合上述設計環(huán)境，分別是，統一平臺的開(kāi)發(fā)、減少開(kāi)發(fā)軟體的TAT(Turn Around Time)，以及使用高階合成獲得的RTL描述。

　　在統一平臺的開(kāi)發(fā)部分，由于晶片目標是廣用衍生型的SoC，并且主要訴求是開(kāi)發(fā)容易，因此必需將共通部位定義成統一平臺，此時(shí)最重要的是On Chip匯流排的結構，與記憶體次系統的定義，設計人員利用上述環(huán)境，討論出如何能夠定義成最適宜的統一平臺。

　　具體步驟首先檢查匯流排的存取流通量(Throughput)、延遲、仲裁(Arbitration)功能、匯流排的擴充性(Scalability)，接著(zhù)利用C語(yǔ)言平臺描述進(jìn)行效能模擬分析，再透過(guò) 定性?xún)?yōu)劣比較作定量性分析，透過(guò)該分析就能夠定義最適當的統一平臺。

　　在減少開(kāi)發(fā)軟體的TAT，由于是以廣用SoC為目標，所以必需充分應用軟、硬體協(xié)驗證，因此在樣品晶片完成前，就需要成功驗證大部份的軟體，因此從樣品晶片公佈，一直到發(fā)佈軟體工具為止，整個(gè)的開(kāi)發(fā)時(shí)間只有傳統的1/3左右，主要原因是Stream data能夠使用協(xié)調驗證所致。

　　此外即使使用應用協(xié)調驗證環(huán)境，并不表示如此一來(lái)就不需要進(jìn)行樣品晶片的實(shí)機驗證，因為C語(yǔ)言平臺描述的精度還有無(wú)法驗證Bug，例如記憶體初期化與電晶體的初期化設定錯誤，以及有關(guān)插入時(shí)序的不協(xié)調，一般協(xié)調驗證都無(wú)法檢查。

　　在高階合成取得RTL的描述部分，這顆晶片的MPEG2解碼器后處理部分，非常適合使用高階合成，尤其是將動(dòng)作頻率高達266Mhz的后處理方塊，當作82K閘道(gate)規模的電路合成，可以獲得媲美人工設計的結果。至于軟、硬體協(xié)調驗證使用的硬體部位C語(yǔ)言平臺描述，就可以利用這顆晶片的C語(yǔ)言平臺描述作基礎，只改寫(xiě)變更部分即可。

　　IC設計業(yè)者已經(jīng)開(kāi)始建立C語(yǔ)言設計平臺

　　目前許多IC設計公司已經(jīng)開(kāi)始建立C語(yǔ)言平臺設計技術(shù)，應用在半導體晶片的設計，該技術(shù)除了能夠使晶片架構在短時(shí)內進(jìn)行比較、檢討作業(yè)，同時(shí)還可以應用在各種SoC(System On a Chip)結構的最佳化設計。以行動(dòng)電話(huà)的語(yǔ)音處理晶片為例，C語(yǔ)言平臺設計技術(shù)可以使晶片的耗功降至1/10，預定今后2~3年內，市場(chǎng)上將會(huì )有20~30%的SoC，是採用C語(yǔ)言平臺設計技術(shù)。所以，通常SoC的開(kāi)發(fā)要求同時(shí)滿(mǎn)足各式各樣規格，然而同時(shí)滿(mǎn)足高效能、低耗功、低制作成本的特性。