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asic ip核
asic ip核 文章 進(jìn)入asic ip核技術(shù)社區
VERISILICON加盟“功耗前鋒倡議”加速高級低功耗設計
- 世界級ASIC設計晶圓廠(chǎng)及定制解決方案供應商VeriSilicon Holdings Co., Ltd.（VeriSilicon）“已經(jīng)加盟功耗前鋒倡議”（ Power Forward Initiative，PFI），計劃為其ASIC客戶(hù)提供基于通用功率格式（Common Power Format，CPF）的設計解決方案。 VeriSilicon采用Cadence低功耗解決方案，是業(yè)界領(lǐng)先的完整的設計流程，以Si2標準的CPF為基礎，貫穿邏輯設計、驗證、實(shí)現等技術(shù)。這種針
- 關(guān)鍵字： 晶圓 VeriSilicon ASIC 低功耗 CPF
全功能硬件掃描鍵盤(pán)控制器IP核的實(shí)現
- IP（Intellectual Property），即常說(shuō)的知識產(chǎn)權。在PLD領(lǐng)域中，IP核是指將數字系統中常用但比較復雜的一些功能塊設計成參數可調并以HDL源文件或加密網(wǎng)表形式存在的可供其他用戶(hù)直接調用的軟件模塊。由于已經(jīng)過(guò)嚴格的測試和優(yōu)化，使用IP核可以顯著(zhù)減小設計和調試時(shí)間，提高開(kāi)發(fā)效率，降低產(chǎn)品成本。本文以一款結構經(jīng)參數化的全功能硬件掃描鍵盤(pán)控制器的開(kāi)發(fā)為例，闡述IP核設計的一般方法與步驟。 1 設計的意義與可行性 鍵盤(pán)是計算機系統中最常用的人機交互輸入設備。在嵌入式系統中，用R+
- 關(guān)鍵字： 掃描鍵盤(pán)，IP核
以高性能匯聚平臺 迎接視頻監控新挑戰
- 隨著(zhù)人們對安全需求的日益重視和性能的不斷增強、價(jià)格的迅速降低，應用市場(chǎng)正快速膨脹。但是不管是定位于中小企業(yè)、中小網(wǎng)絡(luò )的DVR解決方案，還是定位在高端、企業(yè)級用戶(hù)的DVS，以及廣被業(yè)界看好的IP攝像機，都對方案提供商提出了更高的要求（更多挑戰）：更高的視頻信號分辨率和壓縮比；更靈活的媒體格式支持；更安全的內容保護；更低的功耗、成本和開(kāi)發(fā)復雜度。 在視頻監控應用領(lǐng)域主要包括媒體處理器、DSC、ASIC、以及FPGA等幾種方案。其中DSC雖然具有部分DSP的功能，但是從總體來(lái)講，DSC和媒體處理器一樣
- 關(guān)鍵字： 視頻監控 DVS DSC ASIC
針對未來(lái)的任務(wù)關(guān)鍵設計應采用那種耐輻射平臺？(06-100)
- 暴露在惡劣的太空環(huán)境下的系統必須能在各種極端的條件下正常工作，且不喪失任何功能。太空系統在其生命期內采集的信息若有任何微小偏差，都可能會(huì )對整個(gè)數據作出錯誤的詮釋。由于這些太空系統都是執行特別重要任務(wù)的系統，在設計時(shí)就必須考慮多個(gè)因素，除了功耗、系統重量、體積和發(fā)射時(shí)間等因素外，系統的可靠性是最主要關(guān)鍵。例如，執行太空任務(wù)的衛星必須能夠在整個(gè)生命期內 (通常是數十年) 耐受各種惡劣的環(huán)境條件。就可靠性而言，在太空運行的系統面臨最大的挑戰也許是持續的輻射轟擊。提高系統的耐輻射能力正迅速成為系統工程師的一項
- 關(guān)鍵字： Actel FPGA 耐輻射 RH-ASIC
開(kāi)放性32位RISC處理器IP核的比較與分析
- 引言 隨著(zhù)VLSI設計技術(shù)和深亞微米制造技術(shù)的飛速發(fā)展， SOC (System on Chip ) 技術(shù)逐漸成為了集成電路設計的主流技術(shù)。SOC 已經(jīng)在便攜式手持設備、無(wú)線(xiàn)網(wǎng)絡(luò )終端和多媒體娛樂(lè )設備等領(lǐng)域得到了廣泛的應用。 高性能的處理器核是SOC設計中最為關(guān)鍵和核心的部分。絕大多數SOC 的處理器都采用了RISC體系結構。RISC 處理器具有指令效率高、電路面積小和功率消耗低等特點(diǎn)， 滿(mǎn)足了SOC 高性能、低成本和低功耗的設計要求。目前在SOC 設計中廣泛使用的32bit RISC 處理
- 關(guān)鍵字： 內核 RISC 處理器 IP核
在FPGA中集成高速串行收發(fā)器面臨的挑戰(04-100)
- Altera公司對PCI Express，串行Rapid I/O和SerialLite等串行標準和協(xié)議的認可，將促進(jìn)具有時(shí)鐘和數據恢復(CDR)功能的高速串行收發(fā)器的應用。這些曾在4或8位ASSP中使用的收發(fā)器現在可以集成在高端FPGA中。帶有嵌入式收發(fā)器的FPGA占據更小的電路板空間，具有更高的靈活性和無(wú)需接口處理的兩芯片方案等優(yōu)勢，因此，采用這種FPGA對電路板設計者是很具有吸引力的選擇。 在FPGA中集成收發(fā)器使得接口電路處理工作由電路板設計者轉向芯片設計者。本文闡述在一個(gè)FPGA中集成1
- 關(guān)鍵字： Altera FPGA ASSP ASIC
紅外動(dòng)目標識別跟蹤系統的DSP+FPGA實(shí)現
- 與通用集成電路相比，ASIC芯片具有體積小、重量輕、功耗低、可靠性高等幾個(gè)方面的優(yōu)勢，而且在大批量應用時(shí)，可降低成本?，F場(chǎng)可編程門(mén)陣列(FPGA)是在專(zhuān)用ASIC的基礎上發(fā)展出來(lái)的，它克服了專(zhuān)用ASIC不夠靈活的缺點(diǎn)。與其他中小規模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強的靈活性，即其內部的具體邏輯功能可以根據需要配置，對電路的修改和維護很方便。DSP+FPGA結構最大的特點(diǎn)是結構靈活，有較強的通用性，適于模塊化設計，從而能夠提高算法效率;同時(shí)其開(kāi)發(fā)周期較短，系統易于維護和擴展，適合于實(shí)時(shí)數字信號處理。本
- 關(guān)鍵字： ASIC
PLD公司三極化形成
- 可編程邏輯器件（PLD）在與ASIC之激戰中已經(jīng)告捷：每年開(kāi)始PLD設計的項目數目遠遠高于A(yíng)SIC項目開(kāi)工數。同時(shí)，PLD廠(chǎng)家之間也發(fā)生微妙的變化，由崛起時(shí)的爭強好斗和互不相讓?zhuān)瑵u漸找到了各自的落腳點(diǎn)。目前看來(lái)，Xilinx的產(chǎn)品穩居65nm FPGA市場(chǎng)，Altera最大的量產(chǎn)在90nm FPGA，Actel憑低功耗0.13微米FPGA在對功耗要求苛刻的領(lǐng)域站穩了腳跟。昔日的兩個(gè)龐然大物——Xilinx和Altera之間拉開(kāi)了距離，同時(shí)小型FPGA廠(chǎng)商如Actel躍躍欲試，漸漸跳
- 關(guān)鍵字： PLD FPGA ASIC
提高ASIC驗證的速度與可視性
- 前言 高性能、高容量FPGA在A(yíng)SIC/SoC原型設計及系統兩方面的應用持續增長(cháng)。這些設計通常包括硬件及嵌入式軟件(也可能包括應用軟件)的復雜組合，這給系統驗證帶來(lái)了巨大負擔，原因是檢測、隔離、調試及校正故障要比最初設計所花費的時(shí)間、資金和工程資源多得多。 由于軟硬件之間交互作用相當復雜且無(wú)法預見(jiàn)，僅僅是找到深藏于系統中的故障就需要進(jìn)行長(cháng)時(shí)間的測試序列，而且隨后的調試過(guò)程還需要花費更多的時(shí)間及精力。另外，如果驗證測試使用視頻流等實(shí)際數據時(shí)，那么間發(fā)故障將很難(如果并非不可能)重現。
- 關(guān)鍵字： FPGA ASIC 模擬器
MCS-51單片機串行口IP核的實(shí)現
- 1 引言 隨著(zhù)集成電路的深亞微米制造技術(shù)和eda技術(shù)的迅猛發(fā)展，芯片的密度和復雜度不斷提高，復用以前的設計模塊用于asic芯片和在一塊芯片上實(shí)現嵌入式系統的功能形成所謂的片上可編程系統( system on programmable chip，sopc) 已成為一種發(fā)展的新趨勢。ip core(知識產(chǎn)權核) 設計的重用性以及sopc 技術(shù)的出現，以其設計的靈活性大大縮短了產(chǎn)品的設計周期，減少了設計成本，降低了設計風(fēng)險，加快了產(chǎn)品的上市速度。本文中介紹的串行口控制器是一種功能和通信協(xié)議與MCS-5
- 關(guān)鍵字： MCS-51 串行口 IP核 MCU和嵌入式微處理器
實(shí)現電源排序的簡(jiǎn)單電路
- asic、fpga和dsp可能需要多個(gè)電源電壓，而這些電源電壓的啟動(dòng)順序有種種限制。通常電壓值最高的i/o電壓常常必須首先啟動(dòng)，然后其他電壓按照從高到低的順序逐一啟動(dòng)，最后啟動(dòng)的是芯核電壓。這種情況可能還要求一個(gè)電源線(xiàn)的電壓不能比另一電源線(xiàn)的電壓大一個(gè)二極管壓降以上;否則過(guò)大的電流可從i/o電壓通過(guò)ic回流到較低的電壓，有可能損壞昂貴的ic。你控制這一順序的常用方法是，在排序的相鄰電壓線(xiàn)之間連接外部二極管，以便把一個(gè)較高的電壓嵌位到一個(gè)較低電壓的一個(gè)二極管壓降以?xún)?，從而防止ic中可能出現的閂鎖現象。二
- 關(guān)鍵字： asic fpga dsp 電源
Xilinx開(kāi)放源碼硬件創(chuàng )新大賽復賽名單公布
- 2008年1月8日，北京訊：自2007年6月正式開(kāi)始的覆蓋全國高校的“中國電子學(xué)會(huì )Xilinx開(kāi)放源碼硬件創(chuàng )新大賽”初賽經(jīng)過(guò)大賽組委會(huì )的認真篩選，來(lái)自34所高校的53支隊伍從170多支參賽隊伍中脫穎而出，入圍復賽階段。入圍隊伍中，大連理工，清華，電子科大， 西安電子科大等表現突出， 僅大連理工就有6支隊伍進(jìn)入復賽。 開(kāi)賽以來(lái)，包括清華、北大、中國電子科技大學(xué)、西安電子科技大學(xué)、中國科技大學(xué)等在內的近50所高校學(xué)生踴躍報名， 共有170多只隊伍的1000多位在校
- 關(guān)鍵字： Xilinx 開(kāi)放源碼硬件創(chuàng )新大賽 入圍 復賽 模擬技術(shù) 電源技術(shù) SoC ASIC
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您好，目前還沒(méi)有人創(chuàng )建詞條asic ip核!
歡迎您創(chuàng )建該詞條，闡述對asic ip核的理解，并與今后在此搜索asic ip核的朋友們分享。 創(chuàng )建詞條
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