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Altium加快其軟件更新步伐
- Altium繼續在其下一代電子產(chǎn)品設計軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設計人員站在新科技和潮流的最前沿。 Altium公司首席執行官Nick Martin表示：“我們認為，讓用戶(hù)等待每隔數年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當前的需求。” 此次最重要的新特性是基于網(wǎng)絡(luò )的軟件許可證管理和訪(fǎng)問(wèn)選項。它使電子產(chǎn)品設計人員能夠有效地管理設計團隊、工作量及項目。 Altium Designer中的其他新特性包括針對板卡級設計人員的定制FP
- 關(guān)鍵字： Altium 電子產(chǎn)品設計 FPGA HDL
基于神經(jīng)網(wǎng)絡(luò )電機 速度控制器的SOPC系統
- 針對機器人伺服控制系統高速度、高精度的要求，介紹一種全數字化的基于神經(jīng)網(wǎng)絡(luò )控制的直流電機速度伺服控制系統的設計方案。速度控制器采用BP網(wǎng)絡(luò )參數辨識自適應控制，并將其在FPGA進(jìn)行硬件實(shí)現；同時(shí)用Nios II軟核處理器作為上位機，構成一個(gè)完整的速度伺服控制器的片上可編程系統(SOPC)。實(shí)驗結果表明，該控制系統具有較高的控制精度、較好的穩定性和靈活性。
- 關(guān)鍵字： SOPC 系統 控制器 速度 神經(jīng)網(wǎng)絡(luò ) 電機 基于 神經(jīng)網(wǎng)絡(luò ) 伺服控制 現場(chǎng)可編程門(mén)陣列 Verilog HDL
基于SystemC的系統級芯片設計方法研究
- 隨著(zhù)集成電路制造技術(shù)的迅速發(fā)展,SOC設計已經(jīng)成為當今集成電路設計的發(fā)展方向。SO C設計的復雜性對集成電路設計的各個(gè)層次,特別是對系統級芯片設計層次,帶來(lái)了新挑戰，原有的HDL難以滿(mǎn)足新的設計要求。 硬件設計領(lǐng)域有2種主要的設計語(yǔ)言：VHDL和Verilog HDL。而兩種語(yǔ)言的標準不統一，導致軟硬件設計工程師之間工作交流出現障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時(shí)實(shí)現較高層次的軟件和硬件描述的系統級設計語(yǔ)言。Synopsys公司與Coware公司針對各方對系統級設計語(yǔ)言的
- 關(guān)鍵字： SOC SystemC 集成電路 VHDL Verilog HDL
基于Verilog HDL的異步FIFO設計與實(shí)現
- 在現代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時(shí)鐘域的情況不可避免。當數據從一個(gè)時(shí)鐘域傳遞到另一個(gè)域，并且目標時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí)，這些域中的動(dòng)作是不相關(guān)的，從而消除了同步操作的可能性，并使系統重復地進(jìn)入亞穩定狀態(tài)[1]。在有大量的數據需要進(jìn)行跨時(shí)鐘域傳輸且對數據傳輸速度要求比較高的場(chǎng)合，異步FIFO是一種簡(jiǎn)單、快捷的解決方案。 異步FIFO用一種時(shí)鐘寫(xiě)入數據，而用另外一種時(shí)鐘讀出數據。讀寫(xiě)指針的變化動(dòng)作由不同的時(shí)鐘產(chǎn)生。因此，對FIFO空或滿(mǎn)的判斷是跨時(shí)鐘域的。如何根據異步的指針
- 關(guān)鍵字： FIFO 異步 Verilog HDL IC 亞穩態(tài)
HDL設計探究
- 一.可移植性編碼 1．只使用IEEE標準類(lèi)型（VHDL）：（1）使用STD_LOGIC類(lèi)型,而不是STD_ULOGIC類(lèi)型；(2)設計中不要創(chuàng )建過(guò)多的的子類(lèi)型；（3）不要使用BIT和BIT_VECTOR類(lèi)型。 2．不使用立即數：在設計中，不要使用立即數（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優(yōu)點(diǎn)：（1）常量對于一個(gè)設計具有更多的靈活性；（2）常量值只需要在一個(gè)地方修改；（3）編譯器可能只支持常量類(lèi)型，不支持立即數。 3．對于VHDL程序，把常數和參數定義在由1個(gè)或多個(gè)文件組成的程序
- 關(guān)鍵字： HDL 設計 可編程
一種基于FPGA的準單輸入調變序列生成器設計
- 1.引言 隨著(zhù)集成電路復雜度越來(lái)越高，測試開(kāi)銷(xiāo)在電路和系統總開(kāi)銷(xiāo)中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內建自測試或片外測試。內建自測試把測試源和被測電路都集成在芯片的內部，對于目前SOC級的芯片測試如果采用內建自測試則付出的硬件面積開(kāi)銷(xiāo)則是很大的，同時(shí)也增加了芯片設計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構的靈活性，利用FPGA來(lái)作為測試源實(shí)現片外測試就是一種非常有效的手段。 由于偽隨機模式測試只需要有限個(gè)數的輸入向量便
- 關(guān)鍵字： 嵌入式系統 單片機 FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器
Quellan——消除噪音，暢通網(wǎng)絡(luò )
- 手機正在邁向多功能，一步緊跟潮流的手機除了通話(huà)，還可能集成調頻收音、數碼相機、移動(dòng)電視、GPS、藍牙、Wi-Fi甚至是WiMax。不同頻段的電磁波涌向幾寸見(jiàn)方的手機，信號的相互干擾導致信噪比下降，這已經(jīng)是困擾所有手機芯片廠(chǎng)商的難題。加長(cháng)高敏感信號接收器之間的距離在空間有限的手機上效果并不理想。從事噪音消除技術(shù)（Noise Cancellation）的Quellan公司開(kāi)發(fā)出了一種噪音消除技術(shù)Q:ACTIVE，在手機接收端天線(xiàn)和LNA之間放置一個(gè)模擬IC，專(zhuān)門(mén)產(chǎn)生與預想噪音相反的信號，以此達到消除
- 關(guān)鍵字： Quellan 噪音 Q:ACTIVE 模擬技術(shù) 消除噪音
基于SOPC的視頻編解碼IP核的設計
- 摘 要：本論文介紹視頻編解碼IP核在SOPC中的設計，用Verliog HDL實(shí)現其各個(gè)功能子模塊，全部調試仿真通過(guò)合并成一個(gè)模塊，實(shí)現了視頻信號的采集，分配，存儲以及色度空間的轉換。整個(gè)模塊都通過(guò)仿真實(shí)現與驗證，很好的達到了系統的要求。關(guān)鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言 基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統設
- 關(guān)鍵字： 嵌入式系統 單片機 SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL
基于Verilog HDL的FIR數字濾波器設計與仿真
- 引言：數字濾波器是語(yǔ)音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件，它能滿(mǎn)足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時(shí)保證嚴格的線(xiàn)性相位特性。 一、FIR數字濾波器 FIR濾波器用當前和過(guò)去輸入樣值的加權和來(lái)形成它的輸出，如下所示的前饋差分方程所描述的。 FIR濾波器又稱(chēng)為移動(dòng)均值濾波器，因為任何時(shí)間點(diǎn)的輸出均依賴(lài)于包含有最新的M個(gè)輸入樣值的一個(gè)窗。
- 關(guān)鍵字： 嵌入式系統 單片機 Verilog HDL FIR 數字濾波器 嵌入式
HDL編碼風(fēng)格與編碼指南
- 第一部分：說(shuō)明 1.準則的重要程度分三個(gè)層次： 好的經(jīng)驗 -- 表明這條規則是一般情況下比較好的經(jīng)驗，在大多數的情況下要遵循,在特殊情況下可以突破這一規則。 推薦 -- 推薦這一規則，在遵循這一規則的條件下，一般不會(huì )出現問(wèn)題； 強烈推薦 -- 表示嚴格規定，除非出現特別特殊的情況，否則要嚴格遵守?！? 2．斜體部分一般表明不按照規則執行，會(huì )出現的問(wèn)題和現象，或一些相關(guān)注釋?！? 3．版本及修訂工作 姓名 徐欣，孫廣富 修訂 規范的最初發(fā)布 日期 2002-6-30
- 關(guān)鍵字： HDL 編碼風(fēng)格 編碼指南 嵌入式
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