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新手福音：概述學(xué)習FPGA的一些常見(jiàn)誤區

  • 新手福音：概述學(xué)習FPGA的一些常見(jiàn)誤區-很多剛開(kāi)始學(xué)習FPGA的朋友們經(jīng)常會(huì )遇上一些誤區而無(wú)從解決，FPGA為什么是可以編程的？通過(guò)HDL語(yǔ)言怎么看都看不出硬件結構？...本文就這個(gè)方面進(jìn)行解析。
  • 關(guān)鍵字： 可編程邏輯器件  FPGA  HDL  FPGA教程  

把HDL模塊用NGC格式加密并在其他項目中調用

  • 把HDL模塊用NGC格式加密并在其他項目中調用-前面創(chuàng )新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《 說(shuō)說(shuō)FPGA中的黑盒子（BlackBox）》，學(xué)習了感覺(jué)很好用，最近在網(wǎng)上又找到一篇講該方面內容的文章，感覺(jué)寫(xiě)的很好轉發(fā)來(lái)與大家共享，文章如下
  • 關(guān)鍵字： NGC  HDL  

Verilog HDL簡(jiǎn)明教程(2)

  • Verilog HDL簡(jiǎn)明教程(2)-模塊是Verilog 的基本描述單位，用于描述某個(gè)設計的功能或結構及其與其他模塊通信的外部端口。
  • 關(guān)鍵字： Verilog  HDL  

Verilog HDL 設計模擬

  • Verilog HDL 不僅提供描述設計的能力，而且提供對激勵、控制、存儲響應和設計驗證的建模能力。激勵和控制可用初始化語(yǔ)句產(chǎn)生。驗證運行過(guò)程中的響應可以作為 “ 變化時(shí)保存 ” 或作為選通的數據存儲。最后，設計驗證可以通過(guò)在初始化語(yǔ)句中寫(xiě)入相應的語(yǔ)句自動(dòng)與期望的響應值比較完成。
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用硬件描述語(yǔ)言設計復雜數字電路的優(yōu)點(diǎn)

  • 以前的數字邏輯電路及系統的規模的比較小而且簡(jiǎn)單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線(xiàn)，需要熟悉器件的內部結構和外部引線(xiàn)特點(diǎn)，才能達到設計要求，這個(gè)工作量和設計周期都不是我們能想象的?，F在設計要求的時(shí)間和周期都很短，用原理圖這個(gè)方法顯然就不符合實(shí)際了。
  • 關(guān)鍵字： Verilog  HDL  虛擬接口聯(lián)盟  

HDL語(yǔ)言種類(lèi)

  • HDL 語(yǔ)言在國外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語(yǔ)言?，F選擇較有影響的作簡(jiǎn)要介紹。
  • 關(guān)鍵字： HDL  VHDL  種類(lèi)  

Verilog HDL和VHDL的比較

  • 這兩種語(yǔ)言都是用于數字電子系統設計的硬件描述語(yǔ)言，而且都已經(jīng)是 IEEE 的標準。 VHDL 1987 年成為標準，而 Verilog 是 1995 年才成為標準的。這個(gè)是因為 VHDL 是美國軍方組織開(kāi)發(fā)的，而 Verilog 是一個(gè)公司的私有財產(chǎn)轉化而來(lái)的。為什么 Verilog 能成為 IEEE 標準呢？它一定有其優(yōu)越性才行，所以說(shuō) Verilog 有更強的生命力。
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CPLD/FPGA在數字通信系統的應用

  • 1 引言近年來(lái)，由于微電子學(xué)和計算機技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來(lái)了巨大的變化。 HDL（hardware description language）硬件描述語(yǔ)言是一種描述電路行為的
  • 關(guān)鍵字： Verilog  CPLD  FPGA  HDL  漢明碼  

FPGA協(xié)處理器實(shí)現代碼加速的設計

  • 本文主要研究了代碼加速和代碼轉換到硬件協(xié)處理器的方法。我們還分析了通過(guò)一個(gè)涉及到基于輔助處理器單元(APU)的實(shí)際圖像顯示案例的基準數據均衡決策的過(guò)程。該設計使用了在一個(gè)平臺FPGA中實(shí)現的一個(gè)嵌入式PowerPC。
  • 關(guān)鍵字： 協(xié)處理器  代碼加速  HDL  

基于FPGA的自適應均衡器的研究與設計

  • 摘要：近年來(lái)，自適應均衡技術(shù)在通信系統中的應用日益廣泛，利用自適應均衡技術(shù)在多徑環(huán)境中可以有效地提高數字接收機的性能。為了適應寬帶數字接收機的高速率特點(diǎn)，本文闡述了自適應均衡器的原理并對其進(jìn)行改進(jìn)。最
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Verilog HDL設計進(jìn)階：有限狀態(tài)機的設計原理及其代碼風(fēng)格

  • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來(lái)非?；钴S，可綜合子集的國際標準目前尚未最后形
  • 關(guān)鍵字： Verilog  HDL  進(jìn)階  代碼    

Verilog HDL硬件描述語(yǔ)言：task和function說(shuō)明語(yǔ)句的區別

  • task和function說(shuō)明語(yǔ)句的區別task和function說(shuō)明語(yǔ)句分別用來(lái)定義任務(wù)和函數。利用任務(wù)和函數可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數便于理解和調試。輸入、輸出和總線(xiàn)信號的值可以傳入或傳出任務(wù)和函
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基于FPGA的高速長(cháng)線(xiàn)陣CCD驅動(dòng)電路

  • 高速長(cháng)線(xiàn)陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統中的圖像數據采集。而CCD驅動(dòng)電路設計是CCD正常工作的關(guān)鍵問(wèn)題之一，CCD驅動(dòng)信號時(shí)序是一組相位要求嚴格的脈沖信號，只有時(shí)序信
  • 關(guān)鍵字： CCD  線(xiàn)陣  FPGA  verilog HDL  

基于Verilog HDL的SVPWM算法的設計與仿真

  • 摘要：空間矢量脈寬調制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應用于三相電力系統中?；谟布腇PGA/CPLD芯片能滿(mǎn)足該算法對處理速度、實(shí)時(shí)性、可靠性較高的要求，本文利用Verilog HDL實(shí)現空間矢量脈寬調制算
  • 關(guān)鍵字： 同步電動(dòng)機  電壓型逆變器  Verilog HDL  

一種高效網(wǎng)絡(luò )接口的設計

  • 為了得到比傳統片上網(wǎng)絡(luò )的網(wǎng)絡(luò )資源接口(NI)更高的數據傳輸效率和更加穩定的數據傳輸效果，提出了一種新的高效網(wǎng)絡(luò )接口的設計方法，并采用Verilog HDL語(yǔ)言對相關(guān)模塊進(jìn)行編程，實(shí)現了高效傳輸功能，同時(shí)又滿(mǎn)足核內路由的設計要求。最終通過(guò)仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿(mǎn)足設計要求的仿真結果。
  • 關(guān)鍵字： 片上網(wǎng)絡(luò )  網(wǎng)絡(luò )資源接口  核內路由  Verilog HDL  
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