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基于QDR-IV SRAM 實(shí)現網(wǎng)絡(luò )流量管理統計計數器 IP設計

　　網(wǎng)絡(luò )路由器帶有用于性能監控、流量管理、網(wǎng)絡(luò )追蹤和網(wǎng)絡(luò )安全的統計計數器。計數器用來(lái)記錄數據包到達和離開(kāi)的次數以及特定事件的次數，比如當網(wǎng)絡(luò )出現壞包時(shí)。數據包的到達會(huì )使多個(gè)不同的統計計數器發(fā)生更新;但一臺網(wǎng)絡(luò )設備中的統計計數器的數量及其更新速度常常受到存儲技術(shù)的限制?！　」芾斫y計計數器需要高性能的存儲器才能滿(mǎn)足多重的讀—修改—寫(xiě)操作。本文將描述一種使用IP方法的獨特統計計數器，這種計數器的一端可以連接網(wǎng)絡(luò )處理器(NPU)，另一端可以連接X(jué)ilinx公司的QDR-IV存儲控制器。QDR-IV統計計數器IP是
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使用QDR-IV設計高性能網(wǎng)絡(luò )系統——第三部分

　　在本系列第二部分，我們探討了總線(xiàn)轉換、總線(xiàn)翻轉、地址奇偶校驗等重要的總線(xiàn)問(wèn)題。在第三也是最后一部分，我們將探討校正問(wèn)題，其中包括矯正訓練、控制/地址信號校正和讀寫(xiě)校正，以及糾錯碼(ECC)和QDR-IV存儲器控制器的設計建議?！　⌒Ｕ柧毿蛄小　〈鎯ζ骺刂破骱蚎DR IV較高的工作頻率意味著(zhù)數據有效窗口很窄。QDR-IV器件支持“校正訓練序列”，它可通過(guò)減少字節通道之間的偏差擴大這個(gè)窗口，從而在控制器讀取存儲器的數據時(shí)，增加時(shí)序余量。校正訓練序列是賽普拉斯的QDR-IV SRAM的
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使用QDR-IV設計高性能網(wǎng)絡(luò )系統——第二部分

　　總線(xiàn)轉換的注意事項　　總線(xiàn)轉換時(shí)間非常重要，其決定了讀和寫(xiě)指令間是否需要額外的間隔來(lái)避免在同一個(gè)I/O 端口上發(fā)生總線(xiàn)沖突?！　∠胂笙翾DR-IV HP SRAM 中端口A(yíng) 先后收到寫(xiě)指令和讀指令。從CK 信號的上升沿(與初始化寫(xiě)指令周期相對應)算起，在整整三個(gè)時(shí)鐘周期后向DQA 引腳提供寫(xiě)數據。讀數據則將在下一個(gè)周期發(fā)送，因為 DQ從CK 信號的上升沿(與初始化讀指令的周期相應)算起五個(gè)時(shí)鐘周期后才能獲得數據。
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使用QDR-IV設計高性能網(wǎng)絡(luò )系統——第一部分

　　流媒體視頻、云服務(wù)和移動(dòng)數據推動(dòng)了全球網(wǎng)絡(luò )流量的持續增長(cháng)。為了支持這種增長(cháng)，網(wǎng)絡(luò )系統必須提供更快的線(xiàn)路速率和每秒處理數百萬(wàn)個(gè)數據包的性能。在網(wǎng)絡(luò )系統中，數據包的到達順序是隨機的，且每個(gè)數據包的處理需要好幾個(gè)存儲動(dòng)作。數據包流量需要每秒鐘訪(fǎng)問(wèn)數億萬(wàn)次存儲器，才能在轉發(fā)表中找到路徑或完成數據統計?！　祿俾逝c隨機存儲器訪(fǎng)問(wèn)速率成正比。如今的網(wǎng)絡(luò )設備需要具有很高的隨機訪(fǎng)問(wèn)速率(RTR)性能和高帶寬才能跟上如今高速增長(cháng)的網(wǎng)絡(luò )流量。其中，RTR是衡量存儲器可以執行的完全隨機存儲(讀或寫(xiě))的次數，即隨機存儲速
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基于FPGA的PCIe接口實(shí)現

摘要 PCI Express是一種高性能互連協(xié)議，被廣泛應用于網(wǎng)絡(luò )適配、圖形加速器、網(wǎng)絡(luò )存儲、大數據傳輸以及嵌入式系統等領(lǐng)域。文中介紹了PCIe的體系結構，以及利用Altera Cyclone IV GX系列FPGA實(shí)現PCIe接口所涉及的硬
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一種基于FPGA的視頻邊緣檢測系統設計

摘要：對于視頻圖像檢測與識別的需要，提出了一種基于FPGA的視頻邊緣檢測系統設計方案，并完成系統的硬件設計。通過(guò)FPGA控制攝像頭進(jìn)行視頻采集，雙端口SDRAM對圖像數據進(jìn)行緩存，FPGA再對數據進(jìn)行實(shí)時(shí)處理。實(shí)際采用DE2-115開(kāi)發(fā)板和CMOS攝像頭OV7670為硬件平臺進(jìn)行驗證。結果表明，該系統具有實(shí)時(shí)性高，檢測準確的特點(diǎn)，達到了設計要求。隨著(zhù)科技的發(fā)展，視頻采集系統越來(lái)越廣泛的應用于各個(gè)領(lǐng)域，如體育直播，視頻會(huì )議，導彈的電視制導等等。而圖像邊緣是圖像的基本特征之一，其中包含了很重要的邊界信息，
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賽普拉斯推出QDR-IV SRAM用于下一代網(wǎng)絡(luò )設備

　　靜態(tài)隨機存取存儲器市場(chǎng)領(lǐng)導者賽普拉斯半導體公司日前宣布，量產(chǎn)業(yè)界首款四倍速(QDR?-IV?)SRAM。賽普拉斯的QDR-IV?SRAM有144和72-Megabit?(Mbit)兩種容量，可滿(mǎn)足下一代交換機和路由器的100-400?Gigabit線(xiàn)卡對隨機傳輸速率的要求。賽普拉斯的QDR-IV?SRAM是市場(chǎng)上性能最高的標準網(wǎng)絡(luò )存儲器解決方案?！　τ诓粩嗵嵘木€(xiàn)卡和交換速率來(lái)說(shuō)，RTR(每秒完整隨機存取次數)是存儲器性能的重要指標。提升線(xiàn)卡速率的瓶
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消息稱(chēng)三星4月15日發(fā)布Galaxy S IV

　　北京時(shí)間1月23日凌晨消息，據美國科技資訊網(wǎng)站SamMobile報道，三星將在4月15日發(fā)布最新款旗艦手機Galaxy S IV。　　報道稱(chēng)，這款手機配備2600mAh電池，Galaxy S III為2100mAh;擁有無(wú)線(xiàn)充電功能，提供黑白兩種顏色。　　到目前為止，市場(chǎng)對Galaxy S IV的猜測包括使用8核Exynos 5 Octa處理器，時(shí)鐘頻率為1.8GHz;5英寸無(wú)邊設計顯示屏，能顯示全高清視頻;2GB RAM;1300萬(wàn)像素背面攝像頭，具有1080p視頻捕捉功能;200萬(wàn)像素正面
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Galaxy S IV傳聞大爆發(fā)：8核、無(wú)線(xiàn)充電、三防

　　北京時(shí)間1月19日，據國外媒體報道，科技屆對三星Galaxy S IV的消息傳得沸沸揚揚。最新的消息稱(chēng)這款手機將搭載8核處理器Exynos 5 Octa，運行時(shí)鐘頻率可達1.8GHZ。　　報道稱(chēng)，三星是否采用這款8核處理器尚不能下定論，畢竟Galaxy S III的四核處理器曾被替換為美國高通公司的Snapdragon雙核處理器，而Galaxy Note 2卻保留了Exynos處理器，所以任何事情都有可能發(fā)生。　　當然毋容置疑的一點(diǎn)是，Galaxy S IV必將驚喜多多，歡樂(lè )無(wú)限。首先，有媒體
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Altera Cyclone IV GX系列FPGA開(kāi)發(fā)方案

Altera 公司的Cyclone IV 系列FPGA包括兩個(gè)系列:Cyclone IV E和Cyclone IV GX,具有低成本、低功耗的FPGA 架構,6 K 到150 K 的邏輯單元,高達6.3 Mb 的嵌入式存儲器,小于1.5 W 的總功耗;Cyclone IV GX 器件提供高達八個(gè)
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Vishay業(yè)界首款CAT IV高壓隔離光耦

日前，Vishay Intertechnology, Inc.宣布，推出業(yè)界首款采用表面貼裝封裝的CAT IV高壓隔離光耦---CNY64ST和CNY65ST，擴充其光電子產(chǎn)品組合。CNY64ST和CNY65ST系列產(chǎn)品通過(guò)了國際安全監管機構VDE的認證，具有長(cháng)爬電距離和高隔離測試電壓，可保護在類(lèi)似太陽(yáng)能發(fā)電和風(fēng)電機組的電網(wǎng)連接等高壓環(huán)境中的工人和設備?，F在，希望在產(chǎn)品中全面使用表面貼裝元器件以實(shí)現靈活生產(chǎn)的客戶(hù)可以使用CNY64ST和CNY65ST，這兩款器件填補了現有CNY6x系列通孔器件在封裝形式上
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QDR SRAM與Spartan3 FPGA的接口設計

QDR SRAM與Spartan3 FPGA的接口設計,為了滿(mǎn)足當前系統和處理器的生產(chǎn)量需求，更新的靜態(tài)存儲器應運而生。QDR SRAM就是由Cypress、Renesas、IDT、NEC和Samsung為高性能的網(wǎng)絡(luò )系統應用而共同開(kāi)發(fā)的一種具有創(chuàng )新體系結構的同步靜態(tài)存儲器?！　? QDR SRAM的
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QDR聯(lián)盟推出新型最高速的QDR SRAM

　　北京訊，包括賽普拉斯半導體公司(NASDAQ:CY)和瑞薩電子公司(TSE: 6723)在內的QDR聯(lián)盟日前宣布推出業(yè)界最快的四倍數據率(QDR) SRAM(靜態(tài)隨機存取存儲器)。這些新型存儲器將被命名為QDRII+ Xtreme并將以高達633兆赫茲(MHz)的時(shí)鐘頻率允許。這些器件將與現有的QDR II+器件在管腳、尺寸和功能方面兼容，從而使網(wǎng)絡(luò )交換機、路由器及聚合平臺制造商不必修改電路板設計，只需提高系統內時(shí)鐘速度即可大幅改善產(chǎn)品性能?！?/li>
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Altera第二批40nm FPGA面市，顛覆收發(fā)器的密度/成本

　　繼Altera 08年12月率先發(fā)布第一批40nm FPGA后，2個(gè)月后的09年2與10日，Altera公司又投下了四枚40nm炸彈：Stratix IV GT和Arria II GX 40nm FPGA系列與Stratix IV GX FPGA和HardCopy IV GX ASIC，四者進(jìn)一步拓展了全系列收發(fā)器FPGA和ASIC解決方案產(chǎn)品組合。　　“Altera多年來(lái)一直致力于的全系列收發(fā)器開(kāi)發(fā)，至此，Altera系列產(chǎn)品提供的收發(fā)器速率覆蓋了155 Mbps至11.3 Gb
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